电荷耦合MOSFET器件的制作方法

电荷耦合mosfet器件
技术领域
1.本实用新型属于半导体技术领域，具体涉及一种电荷耦合mosfet器件。


背景技术：

2.在低压电荷耦合mosfet器件中，尤其是小功率器件，要求使用较低的阈值电压值(vth)。为了实现较低阈值电压值，器件的栅氧厚度往往很薄，通常小于500a。因此现有结构的低压电荷耦合mosfet器件中栅极多晶硅的实际长度的波动会给器件的阈值电压值造成较大的波动，而栅极多晶硅的实际长度的波动和器件制备过程中工艺参数的波动密切相关，难以控制及消除。
3.另一方面低压器件的尺寸间距(pitch size)一般较小，因而多晶硅和连接孔的距离较小，现有器件在沟槽顶部的转角处容易产生多晶硅残留从而导致漏电偏大，难以解决。
4.现有的低压电荷耦合mosfet器件其工艺流程包括：
5.步骤
①
，沟槽刻蚀；
6.步骤
②
，沟槽内生长掩膜层；
7.步骤
③
，打开沟槽底部掩膜层；
8.步骤
④
，沟槽下部硅刻蚀；
9.步骤
⑤
，沟槽下部厚氧化层生长；
10.步骤
⑥
，掩膜层去除；
11.步骤
⑦
，栅氧生长；
12.步骤
⑧
，多晶硅积淀及多晶硅回蚀。
13.通过上述工艺流程及后续工艺流程，最终得到如图1所示的现有技术的器件结构，包括外延层(epi)101、外延层中沟槽(trench)102、沟槽下部氧化物介质层(oxide)103、栅极氧化物介质层(gox)104、栅极多晶硅 (poly)105、p型掺杂区(body)106、n型掺杂区(n+)107、连接孔(ct) 108、连接孔注入区(bf2)109、介质隔离层(ild)110、金属电极(alcu) 111等部分。可见，这种结构沟槽102中栅极多晶硅的实际长度直接受栅极多晶硅回蚀(干刻)刻蚀量的影响，以及在湿法刻蚀去除硬掩膜层时受栅极多晶硅损失量的影响，造成了器件的阈值电压值波动。


技术实现要素：

14.本实用新型针对现有的电荷耦合mosfet器件由于多晶硅的实际长度的波动对器件的阈值电压值造成较大波动的技术问题，目的在于提供一种电荷耦合mosfet器件。
15.一种电荷耦合mosfet器件，包括：一外延层；和至少一有源区沟槽，位于所述外延层上；
16.所述有源区沟槽内具有：
17.一栅极多晶硅，位于所述有源区沟槽内；
18.一沟槽下部氧化物介质层，位于所述栅极多晶硅下部与所述有源区沟槽下部之
间；
19.一栅极氧化物介质层，位于所述栅极多晶硅上部与所述有源区沟槽上部之间；
20.所述栅极多晶硅的上部具有一凸起部，所述栅极多晶硅的的凸起部伸出于所述有源区沟槽。
21.所述有源区沟槽的中心深度：所述栅极多晶硅的凸起部的凸起高度为 100：+0.1～7.5，优选100：+1.9～5.6。
22.所述电荷耦合mosfet器件还包括：
23.至少两个垫片，位于所述有源区沟槽外且设置在所述栅极多晶硅的凸起部两侧侧壁外。
24.所述垫片包括：
25.氧化物层，底面位于所述外延层上方，一侧侧壁连接所述栅极多晶硅的凸起部的外侧壁；
26.氮化物层，底面与所述氧化物层顶面连接，一侧侧壁连接所述栅极多晶硅的凸起部的外侧壁。
27.所述垫片的顶面与所述栅极多晶硅的凸起部顶面齐平。
28.所述垫片采用多面体结构，所述垫片中的一个面连接所述栅极多晶硅的凸起部侧壁，相邻的另一个面连接所述有源区沟槽顶部外侧的平面。
29.所述电荷耦合mosfet器件还包括：
30.一体区，位于所述外延层上方；
31.一源区，位于所述体区上方；
32.所述有源区沟槽从上往下依次贯穿所述源区和所述体区并延伸入所述外延层，所述栅极多晶硅的凸起部高于所述源区高度，由所述垫片将所述栅极多晶硅和所述源区隔开。
33.所述垫片采用多面体结构，所述垫片中的一个面连接所述栅极多晶硅的凸起部侧壁，相邻的另一个面连接所述源区顶面。
34.所述电荷耦合mosfet器件还包括：
35.一介质隔离层，位于所述源区和所述栅极多晶硅上方；
36.一金属电极，位于所述介质隔离层上方，所述金属电极与所述源区由所述介质隔离层隔开；
37.一连接孔，上端连接所述金属电极，下端贯穿所述介质隔离层和所述源区延伸入所述体区；
38.一连接孔注入区，位于所述体区内，上端连接所述连接孔。
39.所述垫片采用纵截面为扇形的扇形体结构，所述垫片的一侧平面连接所述栅极多晶硅凸起部侧壁的外侧，所述垫片的另一侧平面连接所述源区顶面，所述垫片的弧形面连接所述介质隔离层。
40.所述体区为p型掺杂类型的p型掺杂区，所述源区为n型掺杂类型的n 型掺杂区。
41.本实用新型的积极进步效果在于：本实用新型采用电荷耦合mosfet器件，由于栅极多晶硅具有一凸起部且伸出于有源区沟槽，使得刻蚀时的多晶硅消耗量极小，消除了由于栅极多晶硅回蚀时(干刻)刻蚀量波动对栅极多晶硅的实际长度产生的影响，可以通过加
大刻蚀量确保转角处多晶硅不会产生残留，减小器件漏电流。另外，消除了在硬掩膜层去除时(湿法刻蚀)栅氧损失量波动对栅极多晶硅的实际长度产生的影响，大大减少了器件的阈值电压值波动。
附图说明
42.图1为现有技术的器件的一种断面结构图；
43.图2为本实用新型器件的一种断面结构图；
44.图3为本实用新型器件的一种工艺流程图。
具体实施方式
45.为了使本实用新型实现的技术手段、创作特征、达成目的与功效易于明白了解，下面结合具体图示进一步阐述本实用新型。
46.参照图2，一种电荷耦合mosfet器件，该电荷耦合mosfet器件优选为低压电荷耦合mosfet器件。该电荷耦合mosfet器件包括有源区结构，该有源区结构包括：
47.外延层201，外延层201为第一掺杂类型，外延层201优选为n型掺杂类型。
48.体区202，位于外延层201上方。体区202为第二掺杂类型，第二掺杂类型与第一掺杂类型相反。体区202优选为p型掺杂类型的p型掺杂区(body)。
49.源区203，位于体区202上方。源区203为第一掺杂类型，源区203优选为n型掺杂类型的n型掺杂区(n+)。
50.至少一有源区沟槽204，位于外延层201上。有源区沟槽204优选从上往下依次贯穿源区203和体区202并延伸入外延层201。
51.栅极多晶硅205，位于有源区沟槽204内，上部具有一凸起部2051，凸起部2051伸出于有源区沟槽204。栅极多晶硅205的凸起部2051顶面高度高于源区203高度。有源区沟槽204的中心深度：栅极多晶硅205的凸起部 2051的凸起高度为100：+0.1～7.5，优选为100：+1.9～5.6。其中，以有源区沟槽204本身高度为基准水平线，“+”代表高出于有源区沟槽204本身高度，
“‑”
代表低于沟槽本身高度。如图2中所示，线段aa表示有源区沟槽 204的中心深度，线段bb表示凸起部2051的凸起高度，则aa：bb＝100： +0.1～7.5，优选aa：bb＝100：+1.9～5.6。
52.栅极氧化物介质层206，位于栅极多晶硅205上部与有源区沟槽204上部之间。
53.沟槽下部氧化物介质层207，位于栅极多晶硅205下部与有源区沟槽204 下部之间。
54.至少两个垫片208，位于有源区沟槽204外且设置在栅极多晶硅205的凸起部2051两侧侧壁外。每个有源区沟槽204外的凸起部2051两侧侧壁外分别设置一个垫片208。优选垫片208的顶面与栅极多晶硅205的凸起部2051 顶面齐平。垫片208优选包括氮化物层2081和氧化物层2082，氧化物层2082 的底面位于外延层201上方，氧化物层2082的一侧侧壁连接栅极多晶硅205 的凸起部2051的外侧壁。氮化物层2081底面与氧化物层2082顶面连接，氮化物层2081的一侧侧壁连接栅极多晶硅205的凸起部2051的外侧壁。垫片208采用多面体结构，如长方体、正方体或扇形体等。垫片208中的一个面连接凸起部2051侧壁，相邻的另一个面连接有源区沟槽204顶部外侧的平面。由垫片208将栅极多晶硅205和源区203隔开时，
垫片208中的一个面连接凸起部2051侧壁，相邻的另一个面连接源区203顶面。
55.介质隔离层209，位于源区203和栅极多晶硅205上方。
56.垫片208采用纵截面为扇形的扇形体结构，垫片208的一侧平面连接栅极多晶硅205的凸起部2051侧壁的外侧，垫片208的底面连接源区203顶面，垫片208的弧形面连接介质隔离层209，如图2中所示，栅极多晶硅205具有凸起部2051，垫片208采用纵截面为扇形的扇形体结构，垫片208的一侧平面连接栅极多晶硅205的凸起部2051的外侧，垫片208中的氧化物层2082 的底面连接源区203顶面，垫片208的弧形面连接介质隔离层209，介质隔离层209覆盖了源区203、栅极多晶硅205和垫片208。
57.金属电极210，位于介质隔离层209上方，金属电极210与源区203由介质隔离层209隔开。
58.连接孔211，上端连接金属电极210，下端贯穿介质隔离层209和源区 203延伸入体区202。
59.连接孔注入区212，位于体区202内，上端连接连接孔211。
60.实施例1：
61.参照图3，本实用新型的器件中，栅极多晶硅205具有的凸起部2051及形成垫片208的工艺流程如下：
62.步骤
①
，有源区沟槽204刻蚀；
63.步骤
②
，有源区沟槽204内生长掩膜层，该掩膜层包括上层的氮化物层 2081和下层的氧化物层2082；
64.步骤
③
，打开有源区沟槽204底部掩膜层；
65.步骤
④
，有源区沟槽204下部硅刻蚀；
66.步骤
⑤
，沟槽下部氧化物介质层207生长；
67.步骤
⑥
，有源区沟槽204内掩膜层去除；
68.步骤
⑦
，栅极氧化物介质层206生长；
69.步骤
⑧
，栅极多晶硅205积淀及回蚀；
70.步骤
⑨
，表面掩膜层去除(干法刻蚀)。
71.步骤
⑥
中，去除了有源区沟槽204内的掩膜层后，有源区沟槽204外留下厚度变薄的一层掩膜层。步骤
⑧
中的多晶硅回蚀时，刻蚀量控制在多晶硅顶面和掩膜层顶面齐平或低于掩膜层顶面500a。以使在步骤
⑨
使用干刻的方式去除硬掩膜层会在栅极多晶硅205的凸起部2051两侧形成垫片208。
72.通过上述工艺流程及后续现有的工艺流程，以30v电荷耦合mosfet 器件为例，选取外延层电阻率0.12ohm，有源区沟槽204临界最大开口宽度 0.4um，有源区沟槽204上部的中心深度为1.1um，有源区沟槽204下部的中心深度为0.22um，栅极氧化物介质层206厚度250a，栅极多晶硅205回刻后中心高度2000a，源区203注入浓度5e+15(5
×
10
15
/cm2)，体区202注入浓度6.7e+12(6.7
×
10
12
/cm2)，最终器件结构如图2所示的本实用新型的器件。
73.可见，本实用新型的器件结构，栅极多晶硅205和氮化物层2081、氧化物层2082存在高选择比，故刻蚀时栅极多晶硅205消耗量极小，此时有源区沟槽204的栅极多晶硅205实际长度为沟槽深度，不受栅极多晶硅205回蚀量影响；其次，由于栅极多晶硅205的凸起部2051设计，栅极多晶硅205 回刻量不会影响栅极多晶硅205实际长度，可以通过加大刻蚀量
确保转角处栅极多晶硅205不会产生残留，减小器件漏电流。另外，由于形成垫片208，栅极氧化物介质层206被保护在下方不会受到后续工艺中的等离子体影响，所以不会造成任何负面效应。
74.以上显示和描述了本实用新型的基本原理、主要特征和本实用新型的优点。本行业的技术人员应该了解，本实用新型不受上述实施例的限制，上述实施例和说明书中描述的只是说明本实用新型的原理，在不脱离本实用新型精神和范围的前提下，本实用新型还会有各种变化和改进，这些变化和改进都落入要求保护的本实用新型范围内。本实用新型要求保护范围由所附的权利要求书及其等效物界定。