半导体晶片封装的导接线路结构的制作方法

1.本实用新型一种导接线路结构，尤指一种半导体晶片封装的导接线路结构。


背景技术：

2.在半导体晶片封装结构技术领域中，目前已存在多种先前技术如中国台湾发明专利434848号「半导体晶片装置及其封装方法」及其四件追加专利案包括：公告第466715号(追加一)、公告第495933号(追加二)、公告第466716号(追加三)、公告第503534号(追加四)、或i381503，以及美国专利号us 6,239,488、us5,990,546、us 6,143,991、us6,075,712、us6,114,754、或us2004/0232543等专利所揭示。近期发展及使用的半导体晶片封装结构是属于一种晶片尺寸封装型态(chip scale package type)，并已衍生多种不同的制程及结构，而此种晶片尺寸封装型态的制程及结构虽可解决tab技术会造成较大封装尺寸的问题。
3.然而，针对上述发明专利i381503的技术特征中成型出导接线路结构的方式仍有需改善的缺点，在专利i381503的技术特征中是先将介电质层成型，然在介电质层上形成凹槽结构，之后再透过化镀或电镀的方式于凹槽中成型出导接线路，此种方法所产生的导接线路结构容易有大小、形状或厚薄不易控制的缺点。此外，专利i381503的技术特征中在焊垫结构的表面上设保护层，然而保护层存有氧化受损的缺点，使用久了容易产生接触不良的问题。
4.由上述可知，一种能解决现有技术中导接线路结构容易有大小、形状或厚薄不易控制的缺点，且还能避免现有技术中焊垫因其表面上保护层氧化受损而接触不良的问题的半导体晶片封装的导接线路结构，为目前相关产业的迫切期待。


技术实现要素：

5.本实用新型的主要目的在于提供一种半导体晶片封装的导接线路结构，其中该导接线路结构具有多个晶种层(seed layer)，各该晶种层对应覆盖地设在一半导体晶片的一表面上并涵盖对应的各焊垫，且部分的各该晶种层设在对应的各第一凹槽内以能成型至少一导接线路，通过晶种层(seed layer)的成型方式以更准确地控制导接线路结构的大小、形状或厚薄，有效地解现有技术中导接线路结构容易有大小、形状或厚薄不易控制的缺点，此外还能避免现有技术中焊垫因其表面上保护层氧化受损而接触不良的问题，进而提升产品的良率及减少制造端的成本。
6.为达成上述目的，本实用新型提供一种半导体晶片封装的导接线路结构，该半导体晶片封装通过该导接线路结构安装结合在一基板上以与该基板上所布设的多个焊点电性连接，该导接线路结构包含一半导体晶片、多个第一介电质层、多个晶种层(seed layer)、多个导接线路及多个第二介电层；其中该半导体晶片具有一表面，该表面上设有多个焊垫；其中各该第一介电质层覆设于该半导体晶片的该表面上，且各该第一介电质层上形成有至少一第一凹槽，各该第一凹槽供该半导体晶片的各该焊垫向外裸露；其中各该晶
种层对应覆盖地设在该半导体晶片的该表面上并涵盖于各该焊垫，且部分的各该晶种层设在各该第一凹槽内，其中各该晶种层与该半导体晶片的各该焊垫电性连接；其中各该导接线路对应覆盖地设在各该晶种层上并涵盖该半导体晶片的各该焊垫，且各该导接线路填满各该晶种层但厚度不超出各该晶种层在该半导体晶片上的涵盖范围；其中各该导接线路与各该晶种层电性连接，以使各该导接线路能通过各该晶种层而与该半导体晶片的各该焊垫电性连接；其中各该第二介电层分别对应覆盖地设在各该第一介电质层及各该导接线路的表面上，且各该第二介电层上形成有至少一第二凹槽，各该第二凹槽供各该导接线路向外裸露，以使各该导接线路能对外电性连接，以使各该晶垫能对外电性连接，有利于提升产品的良率及减少制造端的成本。
7.在本实用新型另一较佳实施例中，各该第一介电质层及各该第二介电质层以旋涂(spin coating)的工艺而成型。
8.本实用新型再一目的在于提供一种半导体晶片封装的导接线路结构，该半导体晶片封装通过该导接线路结构安装结合在一基板上以与该基板上所布设的多个焊点电性连接，该导接线路结构包含一半导体晶片、多个第一介电质层、多个第二介电质层、多个晶种层(seed layer)、多个导接线路及多个第三介电层；其中该半导体晶片具有一表面，该表面上设有多个焊垫；其中各该第一介电质层覆设于该半导体晶片的该表面上，且各该第一介电质层上形成有至少一第一凹槽，各该第一凹槽供该半导体晶片的各该焊垫向外裸露；其中各该第二介电质层覆设于各该第一介电质层的表面上，且各该第二介电质层上形成有至少一第二凹槽，各该第二凹槽与各该第一凹槽连通；其中各该晶种层对应覆盖地设在该半导体晶片的该表面上并涵盖于各该焊垫，且各该晶种层设在各该第一凹槽内及各该第二凹槽内，其中各该晶种层与该半导体晶片的各该焊垫电性连接；其中各该导接线路对应覆盖地设在各该晶种层上并涵盖该半导体晶片的各该焊垫，且各该导接线路填满各该晶种层但厚度不超出各该晶种层在该半导体晶片上的涵盖范围；其中各该导接线路与各该晶种层电性连接，以使各该导接线路能通过各该晶种层而与该半导体晶片的各该焊垫电性连接；其中各该第三介电层分别对应覆盖地设在各该第二介电质层及各该导接线路的表面上，且各该第三介电层上形成有至少一第三凹槽，各该第三凹槽供各该导接线路向外裸露，以使各该导接线路能对外电性连接，以使各该导接线路能对外电性连接，有利于提升产品的良率及减少制造端的成本。
9.在本实用新型另一较佳实施例中，各该第一介电质层、各该第二介电质层及各该第三介电层以旋涂(spin coating)的工艺而成型。
10.本实用新型再一目的在于提供一种半导体晶片封装的导接线路结构，该半导体晶片封装通过该导接线路结构安装结合在一基板上以与该基板上所布设的多个焊点电性连接，该导接线路结构包含一半导体晶片、多个第一介电质层、多个晶种层(seed layer)、多个导接线路、多个晶垫及多个第二介电质层；其中该半导体晶片具有一表面，该表面上设有多个焊垫；其中各该第一介电质层覆设于该半导体晶片的该表面上，且各该第一介电质层上形成有至少一第一凹槽，各该第一凹槽供该半导体晶片的各该焊垫向外裸露；其中各该晶种层对应覆盖地设在该半导体晶片的该表面上并涵盖于各该焊垫，且各该晶种层设在各该第一凹槽内，其中各该晶种层与该半导体晶片的各该焊垫电性连接；其中各该导接线路对应覆盖地设在各该晶种层上，且各该导接线路填满各该晶种层但厚度不超出各该晶种层
在该半导体晶片上的涵盖范围，其中各该导接线路与各该晶种层电性连接，以使各该导接线路能通过各该晶种层而与该半导体晶片的各该焊垫电性连接；其中各该晶垫分别对应覆盖地设在各该晶种层及各该导接线路的表面上，且各该晶垫涵盖该半导体晶片的各该焊垫、各该晶种层及各该导接线路，其中各该晶垫与各该晶种层及各该导接线路电性连接，以使各该导接线路能通过各该晶种层及各该导接线路而与该半导体晶片的各该焊垫电性连接；其中各该第二介电质层分别对应覆盖地设在各该第一介电质层及各该晶垫的表面上，且各该第二介电质层上形成有至少一第二凹槽，各该第二凹槽供各该晶垫向外裸露，以使各该晶垫能对外电性连接，以使各该晶垫能对外电性连接，有利于提升产品的良率及减少制造端的成本。
11.在本实用新型另一较佳实施例中，各该第一介电质层及各该第二介电质层以旋涂(spin coating)的工艺而成型。
12.本实用新型再一目的在于提供一种半导体晶片封装的导接线路结构，该半导体晶片封装通过该导接线路结构安装结合在一基板上以与该基板上所布设的多个焊点电性连接，该导接线路结构包含一半导体晶片、多个第一介电质层、多个第二介电质层、多个晶种层(seed layer)、多个导接线路、多个晶垫及多个第三介电层：其中该半导体晶片具有一表面，该表面上设有多个焊垫；其中各该第一介电质层覆设于该半导体晶片的该表面上，且各该第一介电质层上形成有至少一第一凹槽，各该第一凹槽供该半导体晶片的各该焊垫向外裸露；其中各该第二介电质层覆设于各该第一介电质层的表面上，且各该第二介电质层上形成有至少一第二凹槽，各该第二凹槽供与各该第一凹槽连通；其中各该晶种层对应覆盖地设在该半导体晶片的该表面上并涵盖于各该焊垫，且各该晶种层设在各该第一凹槽内及各该第二凹槽内，其中各该晶种层与该半导体晶片的各该焊垫电性连接；其中各该导接线路对应覆盖地设在各该晶种层上，且各该导接线路填满各该晶种层但厚度不超出各该晶种层在该半导体晶片上的涵盖范围，其中各该导接线路与各该晶种层电性连接，以使各该导接线路能通过各该晶种层而与该半导体晶片的各该焊垫电性连接；其中各该晶垫分别对应覆盖地设在各该晶种层及各该导接线路的表面上，且各该晶垫涵盖该半导体晶片的各该焊垫、各该晶种层及各该导接线路，其中各该晶垫与各该晶种层及各该导接线路电性连接，以使各该晶垫能通过各该晶种层及各该导接线路而与该半导体晶片的各该焊垫电性连接；其中各该第三介电层分别对应覆盖地设在各该第二介电质层及各该晶垫的表面上，且各该第三介电层上形成有至少一第三凹槽，各该第三凹槽供各该晶垫向外裸露，以使各该晶垫能对外电性连接，以使各该晶垫能对外电性连接，有利于提升产品的良率及减少制造端的成本。
13.在本实用新型另一较佳实施例中，各该第一介电质层、各该第二介电质层及各该第三介电层以旋涂(spin coating)的工艺而成型。
附图说明
14.图1为本实用新型的第四实施例且为本实用新型的第四实施例的步骤s8的截面示意图。
15.图2为本实用新型的第四实施例的步骤s1的截面示意图。
16.图3为本实用新型的第四实施例的步骤s2的截面示意图。
17.图4为本实用新型的第四实施例的步骤s3的截面示意图。
18.图5为本实用新型的第四实施例的步骤s4的截面示意图。
19.图6为本实用新型的第四实施例的步骤s5的截面示意图。
20.图7为本实用新型的第四实施例的步骤s6的截面示意图。
21.图8为本实用新型的第四实施例的步骤s7的截面示意图。
22.图9为本实用新型的第三实施例且为本实用新型的第三实施例的步骤s7的截面示意图。
23.图10为本实用新型的第三实施例的步骤s1的截面示意图。
24.图11为本实用新型的第三实施例的步骤s2的截面示意图。
25.图12为本实用新型的第三实施例的步骤s3的截面示意图。
26.图13为本实用新型的第三实施例的步骤s4的截面示意图。
27.图14为本实用新型的第三实施例的步骤s5的截面示意图。
28.图15为本实用新型的第三实施例的步骤s6的截面示意图。
29.图16为本实用新型的第二实施例且为本实用新型的第二实施例的步骤s7的截面示意图。
30.图17为本实用新型的第二实施例的步骤s1的截面示意图。
31.图18为本实用新型的第二实施例的步骤s2的截面示意图。
32.图19为本实用新型的第二实施例的步骤s3的截面示意图。
33.图20为本实用新型的第二实施例的步骤s4的截面示意图。
34.图21为本实用新型的第二实施例的步骤s5的截面示意图。
35.图22为本实用新型的第二实施例的步骤s6的截面示意图。
36.图23为本实用新型的第一实施例且为本实用新型的第一实施例的步骤s6的截面示意图。
37.图24为本实用新型的第一实施例的步骤s1的截面示意图。
38.图25为本实用新型的第一实施例的步骤s2的截面示意图。
39.图26为本实用新型的第一实施例的步骤s3的截面示意图。
40.图27为本实用新型的第一实施例的步骤s4的截面示意图。
41.图28为本实用新型的第一实施例的步骤s5的截面示意图。
42.附图标记列表：1-导接线路结构；1a-导接线路结构；1b-导接线路结构；1c-导接线路结构；1d-导接线路结构；10-半导体晶片；11-表面；12-焊垫；20-第一介电质层；21-第一凹槽；30-第二介电层；31-第二凹槽；40-晶种层；50-导接线路；60-晶垫；70-第三介电层；71-第三凹槽；80-焊点。
具体实施方式
43.配合图示，将本实用新型的结构及其技术特征详述如后，其中各图示只用以说明本实用新型的结构关系及相关功能，因此各图示中各元件的尺寸并非依实际比例画制且非用以限制本实用新型。
44.参考图1、9、16及23本实用新型提供一种半导体晶片封装的导接线路结构1、1a、1b、1c及其制造方法，以能够更准确地控制导接线路结构的大小、形状或厚薄，有效地解现
有技术中导接线路结构容易有大小、形状或厚薄不易控制的缺点，此外还能避免现有技术中焊垫或导线接路因其表面上保护层氧化受损而接触不良的问题，进而提升产品的良率及减少制造端的成本。根据本实用新型的半导体晶片封装的导接线路结构1、1a、1b、1c及其制造方法中的步骤之间差异，本实用新型提供以下第一实施例、第二实施例、第三实施例及第四实施例：
45.在图23至28中所示实施例为本实用新型的第一实施例，该半导体晶片封装通过该导接线路结构1a安装结合在一基板上以与该基板上所布设的多个焊点电性连接，该导接线路结构1a包含多个第一介电质层20、多个晶种层(seed layer)40、多个导接线路50及多个第二介电层30。
46.该半导体晶片10具有一表面11，该表面11上设有多个焊垫12如图23所示。
47.各该第一介电质层20覆设于该半导体晶片10的该表面11上如图23所示，且各该第一介电质层20上形成有至少一第一凹槽21，各该第一凹槽21供该半导体晶片10的各该焊垫12向外裸露。
48.各该晶种层40对应覆盖地设在该半导体晶片10的该表面11上并涵盖于各该焊垫12如图23所示，且各该晶种层40设在各该第一凹槽21内；其中各该晶种层40与该半导体晶片10的各该焊垫12电性连接。
49.各该导接线路50对应覆盖地设在各该晶种层40上并涵盖该半导体晶片10的各该焊垫12如图9所示，且各该导接线路50填满各该晶种层40但厚度不超出各该晶种层40在该半导体晶片10上的涵盖范围；其中各该导接线路50与各该晶种层40电性连接，以使各该导接线路50能通过各该晶种层40而与该半导体晶片10的各该焊垫12电性连接。
50.各该第二介电层30分别对应覆盖地设在各该第一介电质层20及各该导接线路50的表面上如图23所示，且各该第二介电层30上形成有至少一第二凹槽31，各该第二凹槽31供各该导接线路50向外裸露，以使各该导接线路50能对外电性连接。
51.此外，各该第一介电质层20及各该第二介电质层30以旋涂(spin coating)的工艺而成型但不限制。
52.其中，该导接线路结构1a的制造方法包含下列步骤：
53.步骤s1：提供一半导体晶片10，该半导体晶片10具有一表面11，该表面11上设有多个焊垫12如图24所示。
54.步骤s2：在该半导体晶片10的该表面11上覆设多个第一介电质层20如图25所示，各该第一介电质层20上形成有至少一第一凹槽21且各该第一凹槽21供该半导体晶片10的各该焊垫12向外裸露。
55.步骤s3：在该半导体晶片10的该表面11上对应覆盖地设多个晶种层(seed layer)40如图26所示，各该晶种层40对应并涵盖于各该焊垫12，且各该晶种层40设在各该第一介电质层20表面上及各该第一凹槽21内，有别于现有技术是在焊垫上设保护层，有效地避免焊垫因其表面上保护层氧化受损而接触不良的问题；其中各该晶种层40与该半导体晶片10的各该焊垫12电性连接。
56.步骤s4：将各该晶种层40中未需要的部分移除如图27所示，并使各该晶种层40磨平或磨成微凸出但不限制，使各该晶种层40只位于各该第一凹槽21内。
57.步骤s5：在各该晶种层40上对应覆盖地设各该导接线路50如图28所示，且各该导
接线路50涵盖该半导体晶片10的各该焊垫12、及各该晶种层40，有别于现有技术是先成型一层导接线路层，才在导接线路层上焊点，本实用新型的第一实施例能直接用各该导接线路50去取代现有技术中的焊点的功能，有利于降低制造端成本及减少导接线路结构的整体厚度；其中各该导接线路50与各该晶种层40电性连接，以使各该导接线路50能通过各该晶种层40而与该半导体晶片10的各该焊垫12电性连接。
58.步骤s6：在各该第一介电质层20及各该导接线路50的表面上分别对应覆盖地设各该第二介电质层30，各该第二介电质层30上形成有至少一第二凹槽31且各该第二凹槽31供各该导接线路50向外裸露如图23所示，以使各该导接线路50能对外电性连接。
59.如图23所示，各该导接线路50上更进一步包含有一半球型的焊点80供与对外电性连接但不限制。
60.在图16至22中所示实施例为本实用新型的第二实施例，该半导体晶片封装通过该导接线路结构1b安装结合在一基板上以与该基板上所布设的多个焊点电性连接，该导接线路结构1b包含一半导体晶片10、多个第一介电质层20、多个第二介电质层30、多个晶种层(seed layer)40、多个导接线路50及多个第三介电层70。
61.该半导体晶片10具有一表面11，该表面11上设有多个焊垫12如图16所示。
62.各该第一介电质层20覆设于该半导体晶片10的该表面11上如图16所示，且各该第一介电质层20上形成有至少一第一凹槽21，各该第一凹槽21供该半导体晶片10的各该焊垫12向外裸露。
63.各该第二介电质层30覆设于各该第一介电质层20的表面上如图16所示，且各该第二介电质层30上形成有至少一第二凹槽31，各该第二凹槽31与各该第一凹槽21连通。
64.各该晶种层40对应覆盖地设在该半导体晶片10的该表面11上并涵盖于各该焊垫12如图16所示，且各该晶种层40设在各该第一凹槽21内及各该第二凹槽31内；其中各该晶种层40与该半导体晶片10的各该焊垫12电性连接。
65.各该导接线路50对应覆盖地设在各该晶种层40上并涵盖该半导体晶片10的各该焊垫12如图9所示，且各该导接线路50填满各该晶种层40但厚度不超出各该晶种层40在该半导体晶片10上的涵盖范围；其中各该导接线路50与各该晶种层40电性连接，以使各该导接线路50能通过各该晶种层40而与该半导体晶片10的各该焊垫12电性连接。
66.各该第三介电层70分别对应覆盖地设在各该第二介电质层30及各该导接线路50的表面上如图16所示，且各该第三介电层70上形成有至少一第三凹槽71，各该第三凹槽71供各该导接线路50向外裸露，以使各该导接线路50能对外电性连接。
67.此外，各该第一介电质层20、各该第二介电质层30及各该第三介电层70以旋涂(spin coating)的工艺而成型但不限制。
68.其中，该导接线路结构1b的制造方法包含下列步骤：
69.步骤s1：提供一半导体晶片10如图17所示，该半导体晶片10具有一表面11，该表面11上设有多个焊垫12。
70.步骤s2：在该半导体晶片10的该表面11上覆设多个第一介电质层20如图18所示，各该第一介电质层20上形成有至少一第一凹槽21且上形成有至少一第一凹槽21，各该第一凹槽21供该半导体晶片10的各该焊垫12向外裸露。
71.步骤s3：在各该第一介电质层20上覆设多个第二介电质层30如图19所示，各该第
二介电质层30上形成有至少一第二凹槽31，各该第二凹槽31与各该第一凹槽21连通。
72.步骤s4：在该半导体晶片10的该表面11上对应覆盖地设多个晶种层(seed layer)40如图20所示，各该晶种层40对应并涵盖于各该焊垫12，且各该晶种层40设在各该第一介电质层20的表面上、各该第二介电质层30的表面上、各该第一凹槽21与各该第二凹槽31内，有别于现有技术是在焊垫上设保护层，有效地避免焊垫因其表面上保护层氧化受损而接触不良的问题；其中各该晶种层40与该半导体晶片10的各该焊垫12电性连接。
73.步骤s5：将各该晶种层40中未需要的部分移除如图21所示，并使各该晶种层40磨平或磨成微凸出但不限制，且各该晶种层40只位于各该第一凹槽21与各该第二凹槽31内。
74.步骤s6：在各该晶种层40的表面上分别对应覆盖地设多个导接线路50如图22所示，且各该导接线路50涵盖该半导体晶片10的各该焊垫12、及各该晶种层40，有别于现有技术是先成型一层导接线路层，才在导接线路层上设焊点，本实用新型的第二实施例能直接用各该导接线路50去取代现有技术中的焊点的功能，有利于降低制造端成本及减少导接线路结构的整体厚度；其中各该导接线路50与各该晶种层40电性连接，以使各该导接线路50能通过各该晶种层40而与该半导体晶片10的各该焊垫12电性连接。
75.步骤s7：在各该第二介电质层30及各该导接线路50的表面上分别对应覆盖地设各该第三介电层70如图16所示，各该第三介电层70上形成有至少一第三凹槽71，各该第三凹槽71供各该导接线路50向外裸露，以使各该导接线路50能对外电性连接。
76.如图16所示，各该导接线路50上更进一步包含有一半球型的焊点80供与对外电性连接但不限制。
77.在图9至15中所示实施例为本实用新型的第三实施例，该半导体晶片封装通过该导接线路结构1c安装结合在一基板上以与该基板上所布设的多个焊点电性连接，该导接线路结构1c包含一半导体晶片10、多个第一介电质层20、多个晶种层(seed layer)40、多个导接线路50、多个晶垫60及多个第二介电质层30。
78.该半导体晶片10具有一表面11，该表面11上设有多个焊垫12如图9所示。
79.各该第一介电质层20覆设于该半导体晶片10的该表面11上如图9所示，且各该第一介电质层20上形成有至少一第一凹槽21，各该第一凹槽21供该半导体晶片10的各该焊垫12向外裸露。
80.各该晶种层40对应覆盖地设在该半导体晶片10的该表面11上并涵盖于各该焊垫12如图9所示，且各该晶种层40设在各该第一凹槽21内；其中各该晶种层40与该半导体晶片10的各该焊垫12电性连接。
81.各该导接线路50对应覆盖地设在各该晶种层40上如图9所示，且各该导接线路50填满各该晶种层40但厚度不超出各该晶种层40在该半导体晶片10上的涵盖范围；其中各该导接线路50与各该晶种层40电性连接，以使各该导接线路50能通过各该晶种层40而与该半导体晶片10的各该焊垫12电性连接。
82.各该晶垫60分别对应覆盖地设在各该晶种层40及各该导接线路50的表面上如图9所示，且各该晶垫60涵盖该半导体晶片10的各该焊垫12、各该晶种层40及各该导接线路50；其中各该晶垫60与各该晶种层40及各该导接线路50电性连接，以使各该导接线路50能通过各该晶种层40及各该导接线路50而与该半导体晶片10的各该焊垫12电性连接。
83.各该第二介电质层30分别对应覆盖地设在各该第一介电质层20及各该晶垫60的
表面上如图9所示，且各该第二介电质层30上形成有至少一第二凹槽31，各该第二凹槽31供各该晶垫60向外裸露，以使各该晶垫60能对外电性连接。
84.此外，各该第一介电质层20及各该第二介电质层30以旋涂(spin coating)的工艺而成型但不限制。
85.其中，该导接线路结构1c的制造方法包含下列步骤：
86.步骤s1：提供一半导体晶片10如图10所示，该半导体晶片10具有一表面11，该表面11上设有多个焊垫12。
87.步骤s2：在该半导体晶片10的该表面11上覆设多个第一介电质层20如图11所示，各该第一介电质层20上形成有至少一第一凹槽21，各该第一凹槽21供该半导体晶片10的各该焊垫12向外裸露。
88.步骤s3：在该半导体晶片10的该表面11上对应覆盖地设多个晶种层(seed layer)40如图12所示，各该晶种层40对应并涵盖于各该焊垫12，且各该晶种层40设在各该第一介电质层20的表面上及各该第一凹槽21内；其中各该晶种层40与该半导体晶片10的各该焊垫12电性连接。
89.步骤s4：在各该晶种层40上对应覆盖地设多个导接线路50如图13所示，并使各该晶种层40磨平或磨成微凸出但不限制，且各该导接线路50填满各该第一凹槽21，有别于现有技术是在焊垫上设保护层，有效地避免焊垫因其表面上保护层氧化受损而接触不良的问题；其中各该导接线路50与各该晶种层40电性连接，以使各该导接线路50能通过各该晶种层40而与该半导体晶片10的各该焊垫12电性连接。
90.步骤s5：将各该晶种层40及各该导接线路50中未需要的部分移除如图14所示，以使各该导接线路50厚度不超出各该晶种层40在该半导体晶片10上的涵盖范围，且各该晶种层40只位于各该第一凹槽21内。
91.步骤s6：在各该晶种层40及各该导接线路50的表面上分别对应覆盖地设多个晶垫60如图15所示，且各该晶垫60涵盖该半导体晶片10的各该焊垫12、各该晶种层40及各该导接线路50；其中各该晶垫60与各该晶种层40及各该导接线路50电性连接，以使各该晶垫60能通过各该晶种层40及各该导接线路50而与该半导体晶片10的各该焊垫12电性连接。
92.步骤s7：在各该第一介电质层20的表面上分别对应覆盖地设多个第二介电层30如图9所示，各该第二介电层30上形成有至少一第二凹槽31且上形成有至少一第二凹槽31，各该第二凹槽31供各该晶垫60向外裸露，以使各该晶垫60能对外电性连接。
93.如图9所示，各该晶垫60上更进一步包含有一半球型的焊点80供与对外电性连接但不限制。
94.在图1至8中所示实施例为本实用新型的第四实施例，该半导体晶片封装通过该导接线路结构1安装结合在一基板上以与该基板上所布设的多个焊点电性连接，该导接线路结构1包含一半导体晶片10、多个第一介电质层20、多个第二介电质层30、多个晶种层(seed layer)40、多个导接线路50、多个晶垫60及多个第三介电层70。
95.该半导体晶片10具有一表面11如图1所示，该表面11上设有多个焊垫12。
96.各该第一介电质层20覆设于该半导体晶片10的该表面11上如图1所示，且各该第一介电质层20上形成有至少一第一凹槽21，各该第一凹槽21供该半导体晶片10的各该焊垫12向外裸露。
97.各该第二介电质层30覆设于各该第一介电质层20的表面上如图1所示，且各该第二介电质层30上形成有至少一第二凹槽21，各该第二凹槽21供与各该第一凹槽21连通。
98.各该晶种层40对应覆盖地设在该半导体晶片10的该表面11上并涵盖于各该焊垫12如图1所示，且各该晶种层40设在各该第一凹槽21内及各该第二凹槽21内；其中各该晶种层40与该半导体晶片10的各该焊垫12电性连接。
99.各该导接线路50对应覆盖地设在各该晶种层40上如图1所示，且各该导接线路50填满各该晶种层40但厚度不超出各该晶种层40在该半导体晶片10上的涵盖范围；其中各该导接线路50与各该晶种层40电性连接，以使各该导接线路50能通过各该晶种层40而与该半导体晶片10的各该焊垫12电性连接。
100.各该晶垫60分别对应覆盖地设在各该晶种层40及各该导接线路50的表面上如图1所示，且各该晶垫60涵盖该半导体晶片10的各该焊垫12、各该晶种层40及各该导接线路50；其中各该晶垫60与各该晶种层40及各该导接线路50电性连接，以使各该晶垫60能通过各该晶种层40及各该导接线路50而与该半导体晶片10的各该焊垫12电性连接。
101.各该第三介电层70分别对应覆盖地设在各该第二介电质层30及各该晶垫60的表面上如图1所示，且各该第三介电层70上形成有至少一第三凹槽71，各该第三凹槽71供各该晶垫60向外裸露，以使各该晶垫60能对外电性连接。
102.此外，各该第一介电质层20、各该第二介电质层30及各该第三介电层70以旋涂(spin coating)的工艺而成型但不限制。
103.其中，该导接线路结构1的制造方法包含下列步骤：
104.步骤s1：提供一半导体晶片10如图2所示，该半导体晶片10具有一表面11，该表面11上设有多个焊垫12。
105.步骤s2：在该半导体晶片10的该表面11上覆设多个第一介电质层20如图3所示，各该第一介电质层20上形成有至少一第一凹槽21且各该第一凹槽21供该半导体晶片10的各该焊垫12向外裸露。
106.步骤s3：在各该第一介电质层20上覆设多个第二介电质层30如图4所示，各该第二介电质层30上形成有至少一第二凹槽31且各该第二凹槽31供与各该第一凹槽21连通。
107.步骤s4：在该半导体晶片10的该表面11上对应覆盖地设多个晶种层(seed layer)40如图5所示，各该晶种层40对应并涵盖于各该焊垫12，且各该晶种层40设在各该第一介电质层20的表面上、各该第二介电质层30的表面上、各该第一凹槽21内及各该第二凹槽31内；其中各该晶种层40与该半导体晶片10的各该焊垫12电性连接。
108.步骤s5：在各该晶种层40上对应覆盖地设多个导接线路50如图6所示，并使各该晶种层40磨平或磨成微凸出但不限制，且各该导接线路50填满各该第一凹槽21与各该第二凹槽31，有别于现有技术是在焊垫上设保护层，有效地避免焊垫因其表面上保护层氧化受损而接触不良的问题；其中各该导接线路50与各该晶种层40电性连接，以使各该导接线路50能通过各该晶种层40而与该半导体晶片10的各该焊垫12电性连接。
109.步骤s6：将各该晶种层40及各该导接线路50中未需要的部分移除如图7所示，以使各该导接线路50填满各该晶种层40但厚度不超出各该晶种层40在该半导体晶片10上的涵盖范围，且各该晶种层40只位于各该第一凹槽21内及各该第二凹槽31内。
110.步骤s7：在各该晶种层40及各该导接线路50的表面上分别对应覆盖地设多个晶垫
60如图8所示，且各该晶垫60涵盖该半导体晶片10的各该焊垫12、各该晶种层40及各该导接线路50；其中各该晶垫60与各该晶种层40及各该导接线路50电性连接，以使各该晶垫60能通过各该晶种层40及各该导接线路50而与该半导体晶片10的各该焊垫12电性连接。
111.步骤s8：在各该第二介电质层30及各该晶垫60的表面上分别对应覆盖地设各该第三介电层70如图1所示，各该第三介电层70上形成有至少一第三凹槽71且各该第三凹槽71供各该晶垫60向外裸露，以使各该晶垫60能对外电性连接。
112.如图1所示，各该晶垫60上更进一步包含有一半球型的焊点80供与对外电性连接但不限制。
113.以上该仅为本实用新型的优选实施例，对本实用新型而言仅是说明性的，而非限制性的；本领域普通技术人员理解，在本实用新型权利要求所限定的精神和范围内可对其进行许多改变，修改，甚至等效变更，但都将落入本实用新型的保护范围内。

技术特征：
1.一种半导体晶片封装的导接线路结构，该半导体晶片封装通过该导接线路结构安装结合在一基板上以与该基板上所布设的复数个焊点电性连接，其特征在于，该导接线路结构包含：一半导体晶片，其具有一表面，该表面上设有多个焊垫；多个第一介电质层，各该第一介电质层覆设于该半导体晶片的该表面上，且各该第一介电质层上形成有至少一第一凹槽，各该第一凹槽供该半导体晶片的各该焊垫向外裸露；多个晶种层，各该晶种层对应覆盖地设在该半导体晶片的该表面上并涵盖各该焊垫，且各该晶种层设在各该第一凹槽内；其中各该晶种层与该半导体晶片的各该焊垫电性连接；多个导接线路，各该导接线路对应覆盖地设在各该晶种层上并涵盖该半导体晶片的各该焊垫，且各该导接线路填满各该晶种层但厚度不超出各该晶种层在该半导体晶片上的涵盖范围；其中各该导接线路与各该晶种层电性连接，以使各该导接线路能通过各该晶种层而与该半导体晶片的各该焊垫电性连接；及多个第二介电层，各该第二介电层分别对应覆盖地设在各该第一介电质层及各该导接线路的表面上，且各该第二介电层上形成有至少一第二凹槽，各该第二凹槽供各该导接线路向外裸露，以使各该导接线路能对外电性连接。2.根据权利要求1所述的半导体晶片封装的导接线路结构，其特征在于，各该第一介电质层及各该第二介电层以旋涂的工艺而成型。3.一种半导体晶片封装的导接线路结构，该半导体晶片封装通过该导接线路结构安装结合在一基板上以与该基板上所布设的复数个焊点电性连接，其特征在于，该导接线路结构包含：一半导体晶片，其具有一表面，该表面上设有多个焊垫；多个第一介电质层，各该第一介电质层覆设于该半导体晶片的该表面上，且各该第一介电质层上形成有至少一第一凹槽，各该第一凹槽供该半导体晶片的各该焊垫向外裸露；多个第二介电质层，各该第二介电质层覆设于各该第一介电质层的表面上，且各该第二介电质层上形成有至少一第二凹槽，各该第二凹槽与各该第一凹槽连通；多个晶种层，各该晶种层对应覆盖地设在该半导体晶片的该表面上并涵盖于各该焊垫，且各该晶种层设在各该第一凹槽内及各该第二凹槽内；其中各该晶种层与该半导体晶片的各该焊垫电性连接；多个导接线路，各该导接线路对应覆盖地设在各该晶种层上并涵盖该半导体晶片的各该焊垫，且各该导接线路填满各该晶种层但厚度不超出各该晶种层在该半导体晶片上的涵盖范围；其中各该导接线路与各该晶种层电性连接，以使各该导接线路能通过各该晶种层而与该半导体晶片的各该焊垫电性连接；及多个第三介电层，各该第三介电层分别对应覆盖地设在各该第二介电质层及的表面上，且各该第三介电层上形成有至少一第三凹槽，各该第三凹槽供向外裸露，以使能对外电性连接。4.根据权利要求3所述的半导体晶片封装的导接线路结构，其特征在于，各该第一介电质层、各该第二介电质层及各该第三介电层以旋涂的工艺而成型。5.一种半导体晶片封装的导接线路结构，该半导体晶片封装通过该导接线路结构安装
结合在一基板上以与该基板上所布设的多个焊点电性连接，其特征在于，该导接线路结构包含：一半导体晶片，其具有一表面，该表面上设有多个焊垫；多个第一介电质层，各该第一介电质层覆设于该半导体晶片的该表面上，且各该第一介电质层上形成有至少一第一凹槽，各该第一凹槽供该半导体晶片的各该焊垫向外裸露；多个晶种层，各该晶种层对应覆盖地设在该半导体晶片的该表面上并涵盖于各该焊垫，且各该晶种层设在各该第一凹槽内；其中各该晶种层与该半导体晶片的各该焊垫电性连接；多个导接线路，各该导接线路对应覆盖地设在各该晶种层上，且各该导接线路填满各该晶种层但厚度不超出各该晶种层在该半导体晶片上的涵盖范围；其中各该导接线路与各该晶种层电性连接，以使各该导接线路能通过各该晶种层而与该半导体晶片的各该焊垫电性连接；多个晶垫，各该晶垫分别对应覆盖地设在各该晶种层及各该导接线路的表面上，且各该晶垫涵盖该半导体晶片的各该焊垫、各该晶种层及各该导接线路；其中各该晶垫与各该晶种层及各该导接线路电性连接，以使各该导接线路能通过各该晶种层及各该导接线路而与该半导体晶片的各该焊垫电性连接；及多个第二介电质层，各该第二介电质层分别对应覆盖地设在各该第一介电质层及各该晶垫的表面上，且各该第二介电质层上形成有至少一第二凹槽，各该第二凹槽供各该晶垫向外裸露，以使各该晶垫能对外电性连接。6.根据权利要求5所述的半导体晶片封装的导接线路结构，其特征在于，各该第一介电质层及各该第二介电质层以旋涂的工艺而成型。7.一种半导体晶片封装的导接线路结构，该半导体晶片封装通过该导接线路结构安装结合在一基板上以与该基板上所布设的多个焊点电性连接，其特征在于，该导接线路结构包含：一半导体晶片，其具有一表面，该表面上设有多个焊垫；多个第一介电质层，各该第一介电质层覆设于该半导体晶片的该表面上，且各该第一介电质层上形成有至少一第一凹槽，各该第一凹槽供该半导体晶片的各该焊垫向外裸露；多个第二介电质层，各该第二介电质层覆设于各该第一介电质层的表面上，且各该第二介电质层上形成有至少一第二凹槽，各该第二凹槽供与各该第一凹槽连通；多个晶种层，各该晶种层对应覆盖地设在该半导体晶片的该表面上并涵盖于各该焊垫，且部分的各该晶种层设在各该第一凹槽内及各该第二凹槽内；其中各该晶种层与该半导体晶片的各该焊垫电性连接；多个导接线路，各该导接线路对应覆盖地设在各该晶种层上，且各该导接线路填满各该晶种层但厚度不超出各该晶种层在该半导体晶片上的涵盖范围；其中各该导接线路与各该晶种层电性连接，以使各该导接线路能通过各该晶种层而与该半导体晶片的各该焊垫电性连接；多个晶垫，各该晶垫分别对应覆盖地设在各该晶种层及各该导接线路的表面上，且各该晶垫涵盖该半导体晶片的各该焊垫、各该晶种层及各该导接线路；其中各该晶垫与各该晶种层及各该导接线路电性连接，以使各该晶垫能通过各该晶种层及各该导接线路而与该
半导体晶片的各该焊垫电性连接；及多个第三介电层，各该第三介电层分别对应覆盖地设在各该第二介电质层及各该晶垫的表面上，且各该第三介电层上形成有至少一第三凹槽，各该第三凹槽供各该晶垫向外裸露，以使各该晶垫能对外电性连接。8.根据权利要求7所述的半导体晶片封装的导接线路结构，其特征在于，各该第一介电质层、各该第二介电质层及各该第三介电层以旋涂的工艺而成型。

技术总结
一种半导体晶片封装的导接线路结构，其中该导接线路结构具有多个晶种层(seed layer)，各该晶种层对应覆盖地设在一半导体晶片的一表面上并涵盖对应的各焊垫，且部分的各该晶种层设在对应的各第一凹槽内以能成型至少一导接线路，通过晶种层的成型方式以更准确地控制导接线路结构的大小、形状或厚薄，有效地解现有技术中导接线路结构容易有大小、形状或厚薄不易控制的缺点，更避免现有技术中焊垫因保护层氧化受损而接触不良的问题，进而提升产品的良率及减少制造端的成本。良率及减少制造端的成本。良率及减少制造端的成本。


技术研发人员：林功艺
受保护的技术使用者：万闳企业有限公司
技术研发日：2021.09.07
技术公布日：2022/3/8