一种浮栅型分栅闪存器件的制备方法及器件与流程

1.本发明涉及半导体制造技术领域，尤其涉及一种浮栅型分栅闪存器件的制备方法及器件。


背景技术：

2.浮栅型分栅闪存器件设置有两个浮栅，因而可以在一个器件中储存2位(bit)数据，并通过选择栅进行选择当前读写的浮栅。该器件结构可以减少储存器阵列中器件的数量，提高储存器的储存密度。
3.通过对现有技术的浮栅型分栅闪存器件尺寸变化实验，如图1和图2所示，由于控制栅115与浮栅113的交叠的面积的减小，控制栅115至浮栅113的耦合系数大幅下降，而选择栅118至浮栅113的耦合系数从原有的13.7％迅速增加至24.6％，选择栅118的耦合系数的迅速增大使得器件的控制栅115的关断能力变差，漏电十分严重，如图3所示，位线上的电流和控制栅115的电压关系曲线显示，亚阈值摆幅达到800mv/decade。因此如何增大控制栅115与浮栅113的交叠面积、减小选择栅118的耦合系数对于进一步微缩浮栅型分栅闪存器件十分关键。


技术实现要素：

4.针对现有技术中存在的上述问题，现提供一种浮栅型分栅闪存器件的制备方法及器件。具体技术方案如下：
5.一种浮栅型分栅闪存器件的制备方法，其特征在于，包括以下步骤，
6.步骤s1，提供一衬底，所述衬底顶部设置有被浅沟槽隔离结构分隔的p型阱区；
7.步骤s2，于所述衬底上对应所述p型阱区的位置形成选择栅结构，并于所述选择栅结构上方形成第一控制栅结构；
8.步骤s3，所述选择栅结构及所述第一控制栅结构两侧分别形成对称的“l”型凹陷向外的浮栅结构；
9.步骤s4，分别于所述浮栅结构的凹陷位置形成第二控制栅结构；
10.步骤s5，分别于所述第二控制栅结构及所述浮栅结构底部，背向所述第一控制栅结构的一侧形成侧墙结构。
11.优选的，所述步骤s2包括，
12.步骤s21，于所述衬底上表面形成一选择栅介质层；
13.步骤s22，于所述选择栅介质层上表面形成一选择栅多晶硅层；
14.步骤s23，于所述选择栅多晶硅层上表面依次形成一第一氧化层，一第一氮化层，一刻蚀停止层以及一第二氮化层；
15.步骤s24，刻蚀所述第二氮化层及所述刻蚀停止层，以形成对应所述第一控制栅结构位置，且暴露所述第一氮化层的凹槽；
16.步骤s25，于所述第二氮化层表面，所述凹槽槽壁及槽底形成一第二氧化层，并向
所述凹槽中填充形成一第一控制栅多晶硅层；
17.步骤s26，刻蚀所述第一控制栅多晶硅层，去除所述第二氮化层表面的所述第一控制栅多晶硅层，并使所述凹槽内的所述第一控制栅多晶硅层高度低于所述凹槽的槽口，且形成分别附着于所述凹槽两侧内壁的内侧墙结构；
18.步骤s27，于所述凹槽开口处填充一隔离介质层，并以研磨所述隔离介质层，以去除所述第二氮化层上表面的所述第二氧化层；
19.步骤s28，刻蚀去除所述衬底上表面的所述第二氮化层，所述刻蚀停止层，所述第一氮化层，所述第一氧化层，选择栅多晶硅层，所述选择栅介质层，保留所述凹槽的槽壁及槽底的所述第二氧化层，以及保留所述凹槽的槽底的第二氧化层与所述衬底上表面之间的所述选择栅介质层，所述选择栅多晶硅层，所述第一氧化层，所述第一氮化层。
20.优选的，所述步骤s3包括，
21.步骤s31，于所述衬底上表面，所述选择栅结构两侧，所述第一控制栅结构两侧及上表面形成一浮栅介质层；
22.步骤s32，于所述浮栅介质层上表面形成一浮栅多晶硅层；
23.步骤s33，修整所述浮栅多晶硅层形貌，使所述浮栅多晶硅层于所述衬底上表面，所述选择栅结构两侧及所述第一控制栅结构两侧分别形成凹陷向外的“l”型结构，并于宽度方向上将所述浅沟槽隔离结构上方的所述浮栅多晶硅层去除，使所述浮栅多晶硅层分割成相互独立的块；
24.步骤s34，于所述浮栅多晶硅层上表面及暴露的所述浅沟槽隔离结构上表面的所述浮栅介质层上表面形成一复合介质层。
25.优选的，所述步骤s33中，使所述浮栅多晶硅层于所述衬底上表面，所述选择栅结构两侧及所述第一控制栅结构两侧分别形成凹陷向外的“l”型结构，并通过选择性光刻刻蚀，于宽度方向上将所述浮栅多晶硅层分割成相互独立的块。
26.优选的，所述步骤s34中，所述复合介质层包括，
27.一底部氧化层；
28.一覆盖所述底部氧化层的中间氮化层；
29.一覆盖所述中间氮化层的顶部氧化层。
30.优选的，所述步骤s4包括，
31.步骤s41，于所述复合介质层上表面形成一第二控制栅多晶硅层；
32.步骤s42，刻蚀所述第二控制栅多晶硅层、所述复合介质层、所述浮栅多晶硅层、所述介质隔离层、所述第二氧化层、所述浮栅介质层、形成所述浮栅结构及所述第二控制栅结构，去除所述浮栅结构及所述第一控制栅结构顶部的所述复合结构介质层，减薄所述衬底表面的所述浮栅介质层及所述第一控制栅顶部的所述第二氧化层及所述隔离介质层；
33.步骤s43，于所述衬底定义源漏区，并对所述源漏区进行轻掺杂。
34.优选的，所述步骤s42执行后，所述第一控制栅结构顶部，所述浮栅结构顶部及所述第二控制栅结构顶部的高度由中间向两侧逐渐降低。
35.优选的，所述步骤s5包括，
36.步骤s51，分别于所述第二控制栅多晶硅层及所述浮栅多晶硅层暴露的侧面形成一第一侧墙，所述第一侧墙还覆盖所述第二控制栅结构及所述浮栅结构之间侧面暴露的所
述复合结构介质层；
37.步骤s52，于暴露的所述浮栅介质层，所述第一侧墙，所述复合结构介质层的顶部，所述浮栅多晶硅层，所述第二氧化层，所述隔离介质层表面形成一第二侧墙材质层；
38.步骤s53，刻蚀所述第二侧墙材质层及所述浮栅介质层，以暴露所述源漏区的重掺杂区；
39.步骤s54，以残留的所述第二侧墙材质层为掩膜对所述重掺杂区进行离子注入形成所述源漏区；
40.步骤s55，刻蚀残留的所述第二侧墙材质层，以暴露所述浮栅多晶硅层，所述第二氧化层，浮栅介质层，所述复合结构介质层的顶部，以于所述第一侧墙外侧形成凹陷向外的“l”型的第二侧墙。
41.还包括，一种浮栅型分栅闪存器件的结构，其中，包括，
42.一衬底，所述衬底顶部设置有被浅沟槽隔离结构分隔的p型阱区；
43.一选择栅结构，设置于所述衬底上对应所述p型阱区的位置；
44.一第一控制栅结构，设置于所述选择栅结构上方
45.一对镜像对称的“l”型凹陷向外的浮栅结构，分别设置于所述选择栅结构及所述第一控制栅结构两侧；
46.一对第二控制栅结构，分别设置于所述浮栅结构的凹陷位置；
47.侧墙结构，设置于所述第二控制栅结构背向所述第一控制栅结构的一侧。
48.优选的，所述选择栅结构包括，
49.一选择栅介质层，设置于所述衬底上表面；
50.一选择栅多晶硅层，设置于所述选择栅介质层上表面。
51.优选的，所述第一控制栅结构包括
52.一第一复合结构介质层设置于所述选择栅结构上表面；
53.一第一控制栅多晶硅层，设置于所述第一复合结构介质层上表面；
54.所述第一控制栅多晶硅层两侧分别设置有一完全覆盖所述第一控制栅多晶硅层侧壁的氧化层，所述第一控制栅多晶硅层的宽度与两层所述氧化层的厚度之和与所述选择栅结构的宽度相等，且所述第一控制栅多晶硅层高度低于所述氧化层的高度，并成分别附着于两侧的所述氧化层的内侧墙结构；
55.一隔离介质层，设置于所述第一控制栅多晶硅层顶部，并填充所述内侧墙结构的缝隙，且上表面与所述氧化层顶部齐平。
56.优选的，所述第一复合介质层包括，
57.一底部氧化层；
58.一覆盖所述底部氧化层的中间氮化层；
59.一覆盖所述中间氮化层的顶部氧化层。
60.优选的，所述浮栅结构包括，
61.一浮栅介质层，覆盖所述选择栅结构两侧壁，所述第一控制栅结构两侧壁及所述衬底上表面对应源漏区的轻掺杂区的位置；
62.一浮栅多晶硅层，覆盖所述除所述浅沟槽隔离结构上方以外的浮栅介质层表面，且成镜像对称凹陷向外的“l”型，并于宽度方向上被分割成相互独立的块；
63.部分所述浮栅介质层自两侧伸出所述浮栅多晶硅层，伸出所述浮栅多晶硅层的所述浮栅介质层的厚度低于所述浮栅多晶硅层下方的所述浮栅介质层。
64.优选的，所述第二控制栅结构包括，
65.一第二复合介质层，设置于所述“l”型的浮栅多晶硅层的凹陷内壁表面，及所述浅沟槽隔离结构上方的所述栅介质层上表面；
66.一第二控制栅多晶硅层，设置于所述第二复合结构介质层上。
67.优选的，所述侧墙结构包括，
68.一第一侧墙，覆盖所述浮栅结构及所述第二控制栅结构的侧面；
69.一第二侧墙，覆盖所述第二侧墙的下半部及伸出所述浮栅多晶硅层的所述浮栅介质层的上表面。
70.本发明的技术方案有益效果在于，内外侧的第一控制栅结构及第二控制栅结构通过对“l”型的浮栅结构最主要的三个面形成交叠面，大大提升了第一控制栅结构及第二控制栅结构至浮栅结构的耦合系数，同时减小了选择栅结构至浮栅结构的耦合系数。
附图说明
71.参考所附附图，以更加充分的描述本发明的实施例。然而，所附附图仅用于说明和阐述，并不构成对本发明范围的限制。
72.图1为现有技术中浮栅型分栅闪存器件的结构示意图；
73.图2为现有技术中浮栅型分栅闪存器件的字线位线电压与器件尺寸的关系图；
74.图3为现有技术中浮栅型分栅闪存器件的位线电流与控制栅电压的关系图；
75.图4为本发明的浮栅型分栅闪存器件的制备方法的实施例的步骤流程图；
76.图5为本发明的浮栅型分栅闪存器件的制备方法的实施例的步骤s2的步骤流程图；
77.图6为本发明的浮栅型分栅闪存器件的制备方法的实施例的步骤s3的步骤流程图；
78.图7为本发明的浮栅型分栅闪存器件的制备方法的实施例的步骤s4的步骤流程图；
79.图8为本发明的浮栅型分栅闪存器件的制备方法的实施例的步骤s5的步骤流程图；
80.图9-图19为本发明的浮栅型分栅闪存器件的制备方法的实施例的结构状态变化示意图；
81.图20为本发明的浮栅型分栅闪存器件的实施例于宽度方向上有源区的结构示意图；
82.图21为本发明的浮栅型分栅闪存器件的实施例于宽度方向上浅沟槽隔离结构部位的剖面的结构示意图。
具体实施方式
83.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于
本发明中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
84.需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。
85.下面结合附图和具体实施例对本发明作进一步说明，但不作为本发明的限定。
86.如图4，图20所示，本发明的技术方案中包括一种浮栅型分栅闪存器件的制备方法，其中，包括以下步骤，
87.步骤s1，提供一衬底，衬底顶部设置有在器件宽度方向上被浅沟槽隔离结构分隔的p型阱区101；
88.步骤s2，于衬底上对应p型阱区的位置形成选择栅结构，并于选择栅结构上方形成第一控制栅结构；
89.步骤s3，选择栅结构及第一控制栅结构两侧分别形成对称的“l”型凹陷向外的浮栅结构；
90.步骤s4，分别于浮栅结构的凹陷位置形成第二控制栅结构；
91.步骤s5，分别于第二控制栅结构及浮栅结构底部，背向第一控制栅结构的一侧形成侧墙结构。
92.上述技术方案中，通过“l”型的浮栅结构，使第一控制栅结构与第二控制栅结构，与浮栅结构实现内外侧横向以及外侧纵向耦合，在“l”型的浮栅结构的长边形成内侧的第一控制栅结构和外侧的第二控制栅结构横向耦合，并且外侧的第二型控制栅结构在通过“l”型的浮栅结构的长边实现横向耦合的同时，通过“l”型的浮栅结构的短边实现纵向耦合，内外侧的第一控制栅结构及第二控制栅结构通过对“l”型的浮栅结构最主要的三个面形成交叠面，大大提升了第一控制栅结构及第二控制栅结构至浮栅结构的耦合系数，同时减小了选择栅结构至浮栅结构的耦合系数。并且，内外侧的第一控制栅结构、第二控制栅结构和浮栅结构形成了交叠，耦合面积大幅增加，因此有利于降低器件控制栅的高度，提高与先进cmos(complementary metal oxide semiconductor互补金属氧化物半导体)器件的兼容性而不影响控制栅-浮栅的耦合效应。
93.于上述技术方案基础上，进一步优选的，p型阱区101可以是中-高压p型阱区。
94.于上述技术方案基础上，优选的，结合图5所示，步骤s2包括，
95.步骤s21，于衬底上表面形成一选择栅介质层102；
96.步骤s22，于选择栅介质层102上表面形成一选择栅多晶硅层103；
97.步骤s23，于选择栅多晶硅层103上表面依次形成一第一氧化层104-1，一第一氮化层104-2，一刻蚀停止层501以及一第二氮化层502；
98.步骤s24，刻蚀第二氮化层502及刻蚀停止层501，以形成对应第一控制栅结构位置，且暴露第一氮化层104-2的凹槽；
99.步骤s25，结合图9所示，于第二氮化层表面502，凹槽槽壁及槽底形成一第二氧化层104-3，并向凹槽中填充形成一第一控制栅多晶硅层105-1；
100.步骤s26，刻蚀第一控制栅多晶硅层105-1，去除第二氮化层502表面的第一控制栅多晶硅层105-1，并使凹槽内的第一控制栅多晶硅层105-1高度低于凹槽的槽口，且形成分别附着于凹槽两侧内壁的内侧墙结构；优选的，第一控制栅多晶硅层105-1可通过多晶硅填
充，各项异性回刻蚀在凹槽内形成的；
101.步骤s27，结合图10所示，于凹槽开口处填充一隔离介质层106，并以研磨隔离介质层106，以去除第二氮化层502上表面的第二氧化层104-3，使隔离介质层106上表面与第二氮化层502上表面齐平；
102.步骤s28，结合图11所示，刻蚀去除衬底上表面的第二氮化层502，刻蚀停止层501，第一氮化层104-2，第一氧化层104-1，选择栅多晶硅层103，选择栅介质层102，保留凹槽的槽壁及槽底的第二氧化层104-3，以及保留凹槽的槽底的第二氧化层104-3与衬底上表面之间的选择栅介质层102，选择栅多晶硅层103，第一氧化层104-1，第一氮化层104-2。
103.于上述技术方案基础上，进一步优选的，选择栅多晶层103的厚度可以小于500埃。
104.于上述技术方案基础上，优选的，可以第二氧化层104-3及隔离介质层106为刻蚀掩膜层，湿法刻蚀去除第二氮化层502。
105.进一步优选的，在第二氮化层502被去除后，可以第二氧化层104-3及隔离介质层106为掩膜，自对准依次刻蚀刻蚀停止层501、第一氮化层104-2、第一氧化层104-1及选择栅多晶硅层103。
106.在此基础上，进一步优选的，可通过热氧化工艺在残留的选择栅多晶硅层103的侧面形成热氧化层503，然后再刻蚀去除选择栅介质层102。
107.于上述技术方案基础上，进一步优选的，步骤s27中可以第二氮化层502作为研磨停止层，通过化学机械研磨，去除第二氮化层502表面的第二氧化层104-3，及使隔离介质层106上表面与第二氮化层502上表面齐平。
108.于上述技术方案基础上，优选的，结合图6、图12、图13所示，步骤s3包括，
109.步骤s31，于衬底上表面，选择栅结构两侧，第一控制栅结构两侧及上表面形成一浮栅介质层107；
110.步骤s32，于浮栅介质层107上表面形成一浮栅多晶硅层108；
111.步骤s33，修整浮栅多晶硅层108形貌，使浮栅多晶硅层108于衬底上表面，选择栅结构两侧及第一控制栅结构两侧分别形成凹陷向外的“l”型结构，并于器件的宽度方向上将浅沟槽隔离结构504上方的浮栅多晶硅层108去除，使浮栅多晶硅层108分割成相互独立的块，图13显示了在浅沟槽隔离结构504上方的浮栅多晶硅层108去除的形态的剖面图；
112.步骤s34，于浮栅多晶硅层108上表面及暴露的浅沟槽隔离结构504上表面的浮栅介质层107上表面形成一复合介质层。
113.于上述技术方案基础上，进一步优选的，步骤s33中，使浮栅多晶硅层108于衬底上表面，选择栅结构两侧及第一控制栅结构两侧分别形成凹陷向外的“l”型结构，并可通过选择性光刻刻蚀，于器件的宽度方向上将浮栅多晶硅层108分割成相互独立的块。
114.于上述技术方案基础上，进一步优选的，步骤s34中，复合介质层可包括，
115.一底部氧化层1104-1；
116.一覆盖底部氧化层的中间氮化层1104-2；
117.一覆盖中间氮化层的顶部氧化层1104-3。
118.上述复合介质层形成ono(氧化层-氮化层-氧化层)结构。
119.于上述技术方案基础上，优选的，结合图7、图14、图15、图16所示，图15显示了在浅沟槽隔离结构部位的剖面图，步骤s4包括，
120.步骤s41，于复合介质层上表面形成一第二控制栅多晶硅层105-2；
121.步骤s42，刻蚀第二控制栅多晶硅层105-2，复合介质层、浮栅多晶硅层108、介质隔离层106、第二氧化层104-3、浮栅介质层107、形成浮栅结构及第二控制栅结构，去除浮栅结构及第一控制栅结构顶部的复合结构介质层，减薄衬底表面暴露的浮栅介质层107及第一控制栅结构顶部的第二氧化层104-3及隔离介质层106；
122.步骤s43，于衬底定义源漏区109，并对源漏区109进行轻掺杂。
123.于上述技术方案基础上，优选的，步骤s42中，可通过各项异性刻蚀工艺刻蚀第二控制栅多晶硅层105-2，形成外侧墙结构的第二控制栅多晶硅层105-2。在此基础上进一步的，可以各项异性刻蚀工艺刻蚀第二控制栅多晶硅层105-2与浮栅多晶硅层108之间的复合结构介质层，在复合结构介质层被刻蚀时也会刻蚀掉部分隔离介质层106，及浮栅介质层107。在此基础上进一步的，可以各项异性刻蚀工艺刻蚀浮栅多晶硅层108，在浮栅多晶硅层108刻蚀时，也会刻蚀掉部分第二控制栅多晶硅层105-2。
124.于上述技术方案基础上，进一步优选的，步骤s42执行后，第一控制栅结构顶部，浮栅结构顶部及第二控制栅结构顶部的高度由中间向两侧逐渐降低。
125.于上述技术方案基础上，进一步优选的，控制栅多晶硅层1105的高度可大于1000埃。
126.在优选的实施方式中，当选择栅多晶硅层103的厚度小于500埃，控制栅多晶硅层1105的厚度大于1000埃时，可有效地降低选择栅结构于浮栅结构的耦合系数、同时增加控制栅结构于浮栅结构的耦合系数，从而提高控制栅结构的关断能力。
127.于上述技术方案基础上，优选的，结合图8、图17、图18、图19所示，图17、图19显示了在浅沟槽隔离结构部位的剖面图，步骤s5包括，
128.步骤s51，分别于第二控制栅多晶硅105-2及浮栅多晶硅层108暴露的侧面形成一第一侧墙110-1，第一侧墙110-1还覆盖第二控制栅结构及浮栅结构之间侧面暴露的复合结构介质层；优选的，第一侧墙110-1可以是氧化层；
129.步骤s52，于暴露的浮栅介质层107，第一侧墙110-1，复合结构介质层的顶部，浮栅多晶硅层108，第二氧化层104-3，隔离介质层106表面形成一第二侧墙材质层；优选的，第二侧墙材质层可以是氮化层；
130.步骤s53，刻蚀第二侧墙材质层及浮栅介质层107，以暴露源漏区的重掺杂区111；
131.步骤s54，以残留的第二侧墙材质层为掩膜对重掺杂区进行离子注入形成源漏区109；
132.步骤s55，刻蚀残留的第二侧墙材质层，以暴露浮栅多晶硅层108，第二氧化层104-3，浮栅介质层107，复合结构介质层的顶部，以于第一侧墙110-1外侧形成凹陷向外的“l”型的第二侧墙110-2。
133.上述技术方案中，第二控制栅结构和浮栅结构均为侧墙型多晶硅，可实现第二控制栅结构、浮栅结构自对准刻蚀，有利于缩小器件的尺寸。
134.本发明的技术方案中还包括，一种浮栅型分栅闪存器件的结构，如图20、图21所示，图21显示了在浅沟槽隔离结构部位的剖面图，其中，包括，
135.一衬底，衬底顶部设置有被浅沟槽隔离结构分隔的p型阱区101；
136.一选择栅结构，设置于衬底上对应p型阱区101的位置；
137.一第一控制栅结构，设置于选择栅结构上方
138.如图20所示，一对镜像对称的“l”型凹陷向外的浮栅结构，分别设置于选择栅结构及第一控制栅结构两侧，图21所示的浅沟槽隔离结构部位不具有“l”型浮栅结构；
139.如图20所示，一对第二控制栅结构，分别设置于浮栅结构的凹陷位置，在图21中，一对第二控制栅结构，分别设置于浅沟槽隔离结构504上方的浮栅介质层107的上；
140.侧墙结构，设置于第二控制栅结构背向第一控制栅结构的一侧。
141.上述技术方案中，通过“l”型的浮栅结构，使第一控制栅结构与第二控制栅结构，与浮栅结构实现内外侧横向以及外侧纵向耦合，在“l”型的浮栅结构的长边形成内侧的第一控制栅结构和外侧的第二控制栅结构横向耦合，并且外侧的第二型控制栅结构在通过“l”型的浮栅结构的长边实现横向耦合的同时，通过“l”型的浮栅结构的短边实现纵向耦合，内外侧的第一控制栅结构及第二控制栅结构通过对“l”型的浮栅结构最主要的三个面形成交叠面，大大提升了第一控制栅结构及第二控制栅结构至浮栅结构的耦合系数，同时减小了选择栅结构至浮栅结构的耦合系数。并且，内外侧的第一控制栅结构、第二控制栅结构和浮栅结构形成了交叠，耦合面积大幅增加，因此有利于降低器件控制栅的高度，提高与先进cmos(complementary metal oxide semiconductor互补金属氧化物半导体)器件的兼容性而不影响控制栅-浮栅的耦合效应。于上述技术方案基础上，优选的，后续工艺中可利用接触孔使第一控制栅及第二控制栅短接，形成一体控制。
142.于上述技术方案基础上，优选的，选择栅结构包括，
143.一选择栅介质层102，设置于衬底上表面；
144.一选择栅多晶硅层103，设置于选择栅介质层102上表面。
145.于上述技术方案基础上，优选的，第一控制栅结构包括，
146.一第一复合结构介质层设置于选择栅结构上表面；
147.一第一控制栅多晶硅层105-1，设置于第一复合结构介质层上表面；
148.第一控制栅多晶硅层105-1两侧分别设置有一完全覆盖第一控制栅多晶硅层105-1侧壁的氧化层104-3，第一控制栅多晶硅层105-1的宽度与两层氧化层104-3的厚度之和与选择栅结构的宽度相等，且第一控制栅多晶硅层105-1高度低于氧化层104-3的高度，并成分别附着于两侧的氧化层104-3的内侧墙结构；
149.一隔离介质层106，设置于第一控制栅多晶硅层105-1顶部，并填充内侧墙结构的缝隙，且上表面与氧化层104-3顶部齐平。
150.于上述技术方案基础上，优选的，第一复合介质层包括，
151.一第一底部氧化层104-1；
152.一第一覆盖底部氧化层的中间氮化层104-2；
153.一第一覆盖中间氮化层的顶部氧化层104-3。
154.于上述技术方案基础上，优选的，浮栅结构包括，
155.一浮栅介质层107，覆盖选择栅结构两侧壁，第一控制栅结构两侧壁及衬底上表面对应源漏区111的轻掺杂区109的位置；
156.一浮栅多晶硅层108，覆盖除浅沟槽隔离结构504上方以外的浮栅介质层107表面，且成镜像对称凹陷向外的“l”型，并于宽度方向上被分割成相互独立的块；
157.部分浮栅介质107层自两侧伸出浮栅多晶硅层108，伸出浮栅多晶硅层108的浮栅
介质层107的厚度低于浮栅多晶硅层108下方的浮栅介质层107。
158.于上述技术方案基础上，优选的，第二控制栅结构包括，
159.一第二复合介质层，设置于“l”型的浮栅多晶硅层108的凹陷内壁表面；
160.一第二控制栅多晶硅层105-2，设置于第二复合结构介质层上。
161.于上述技术方案基础上，进一步优选的，第二复合介质层包括，
162.一第二底部氧化层1104-1；
163.一第二覆盖底部氧化层的中间氮化层1104-2；
164.一第二覆盖中间氮化层的顶部氧化层1104-3。
165.于上述技术方案基础上，优选的，侧墙结构包括，
166.一第一侧墙110-1，覆盖浮栅结构及第二控制栅结构的侧面；进一步优选的，第一侧墙110-1可以是氧化层。
167.一第二侧墙110-2，覆盖第二侧墙的下半部及伸出浮栅多晶硅层的浮栅介质层的上表面；进一步优选的，第二侧墙110-2可以是氮化层。
168.上述技术方案中，第二控制栅结构和浮栅结构均为侧墙型多晶硅，可实现第二控制栅结构、浮栅结构自对准刻蚀，有利于缩小器件的尺寸。
169.以上所述仅为本发明较佳的实施例，并非因此限制本发明的实施方式及保护范围，对于本领域技术人员而言，应当能够意识到凡运用本发明说明书及图示内容所作出的等同替换和显而易见的变化所得到的方案，均应当包含在本发明的保护范围内。

技术特征：
1.一种浮栅型分栅闪存器件的制备方法，其特征在于，包括以下步骤，步骤s1，提供一衬底，所述衬底顶部设置有被浅沟槽隔离结构分隔的p型阱区；步骤s2，于所述衬底上对应所述p型阱区的位置形成选择栅结构，并于所述选择栅结构上方形成第一控制栅结构；步骤s3，所述选择栅结构及所述第一控制栅结构两侧分别形成对称的“l”型凹陷向外的浮栅结构；步骤s4，分别于所述浮栅结构的凹陷位置形成第二控制栅结构；步骤s5，分别于所述第二控制栅结构及所述浮栅结构底部，背向所述第一控制栅结构的一侧形成侧墙结构。2.如权利要求1所述的制备方法，其特征在于，所述步骤s2包括，步骤s21，于所述衬底上表面形成一选择栅介质层；步骤s22，于所述选择栅介质层上表面形成一选择栅多晶硅层；步骤s23，于所述选择栅多晶硅层上表面依次形成一第一氧化层，一第一氮化层，一刻蚀停止层以及一第二氮化层；步骤s24，刻蚀所述第二氮化层及所述刻蚀停止层，以形成对应所述第一控制栅结构位置，且暴露所述第一氮化层的凹槽；步骤s25，于所述第二氮化层表面，所述凹槽槽壁及槽底形成一第二氧化层，并向所述凹槽中填充形成一第一控制栅多晶硅层；步骤s26，刻蚀所述第一控制栅多晶硅层，去除所述第二氮化层表面的所述第一控制栅多晶硅层，并使所述凹槽内的所述第一控制栅多晶硅层高度低于所述凹槽的槽口，且形成分别附着于所述凹槽两侧内壁的内侧墙结构；步骤s27，于所述凹槽开口处填充一隔离介质层，并以研磨所述隔离介质层，以去除所述第二氮化层上表面的所述第二氧化层；步骤s28，刻蚀去除所述衬底上表面的所述第二氮化层，所述刻蚀停止层，所述第一氮化层，所述第一氧化层，选择栅多晶硅层，所述选择栅介质层，保留所述凹槽的槽壁及槽底的所述第二氧化层，以及保留所述凹槽的槽底的第二氧化层与所述衬底上表面之间的所述选择栅介质层，所述选择栅多晶硅层，所述第一氧化层，所述第一氮化层。3.如权利要求1所述的制备方法，其特征在于，所述步骤s3包括，步骤s31，于所述衬底上表面，所述选择栅结构两侧，所述第一控制栅结构两侧及上表面形成一浮栅介质层；步骤s32，于所述浮栅介质层上表面形成一浮栅多晶硅层；步骤s33，修整所述浮栅多晶硅层形貌，使所述浮栅多晶硅层于所述衬底上表面，所述选择栅结构两侧及所述第一控制栅结构两侧分别形成凹陷向外的“l”型结构，并于宽度方向上将所述浅沟槽隔离结构上方的所述浮栅多晶硅层去除，使所述浮栅多晶硅层分割成相互独立的块；步骤s34，于所述浮栅多晶硅层上表面及暴露的所述浅沟槽隔离结构上表面的所述浮栅介质层上表面形成一复合介质层。4.如权利要求3所述的制备方法，其特征在于，所述步骤s33中，使所述浮栅多晶硅层于所述衬底上表面，所述选择栅结构两侧及所述第一控制栅结构两侧分别形成凹陷向外的
“
l”型结构，并于宽度方向上通过选择性光刻刻蚀，将所述浮栅多晶硅层分割成相互独立的块。5.如权利要求3所述的制备方法，其特征在于，所述步骤s34中，所述复合介质层包括，一底部氧化层；一覆盖所述底部氧化层的中间氮化层；一覆盖所述中间氮化层的顶部氧化层。6.如权利要求3所述的制备方法，其特征在于，所述步骤s4包括，步骤s41，于所述复合介质层上表面形成一第二控制栅多晶硅层；步骤s42，刻蚀所述第二控制栅多晶硅层、所述复合介质层、所述浮栅多晶硅层、所述介质隔离层、所述第二氧化层、所述浮栅介质层、形成所述浮栅结构及所述第二控制栅结构，去除所述浮栅结构及所述第一控制栅结构顶部的所述复合结构介质层，减薄所述衬底表面的所述浮栅介质层及所述第一控制栅顶部的所述第二氧化层及所述隔离介质层；步骤s43，于所述衬底定义源漏区，并对所述源漏区进行轻掺杂。7.如权利要求3所述的制备方法，其特征在于，所述步骤s42执行后，所述第一控制栅结构顶部，所述浮栅结构顶部及所述第二控制栅结构顶部的高度由中间向两侧逐渐降低。8.如权利要求6所述的制备方法，其特征在于，所述步骤s5包括，步骤s51，分别于所述第二控制栅多晶硅层及所述浮栅多晶硅层暴露的侧面形成一第一侧墙，所述第一侧墙还覆盖所述第二控制栅结构及所述浮栅结构之间侧面暴露的所述复合结构介质层；步骤s52，于暴露的所述浮栅介质层，所述第一侧墙，所述复合结构介质层的顶部，所述浮栅多晶硅层，所述第二氧化层，所述隔离介质层表面形成一第二侧墙材质层；步骤s53，刻蚀所述第二侧墙材质层及所述浮栅介质层，以暴露所述源漏区的重掺杂区；步骤s54，以残留的所述第二侧墙材质层为掩膜对所述重掺杂区进行离子注入形成所述源漏区；步骤s55，刻蚀残留的所述第二侧墙材质层，以暴露所述浮栅多晶硅层，所述第二氧化层，浮栅介质层，所述复合结构介质层的顶部，以于所述第一侧墙外侧形成凹陷向外的“l”型的第二侧墙。9.一种浮栅型分栅闪存器件的结构，其特征在于，包括，一衬底，所述衬底顶部设置有被浅沟槽隔离结构分隔的p型阱区；一选择栅结构，设置于所述衬底上对应所述p型阱区的位置；一第一控制栅结构，设置于所述选择栅结构上方一对镜像对称的“l”型凹陷向外的浮栅结构，分别设置于所述选择栅结构及所述第一控制栅结构两侧；一对第二控制栅结构，分别设置于所述浮栅结构的凹陷位置；侧墙结构，设置于所述第二控制栅结构背向所述第一控制栅结构的一侧。10.如权利要求9所述的结构，其特征在于，所述选择栅结构包括，一选择栅介质层，设置于所述衬底上表面；一选择栅多晶硅层，设置于所述选择栅介质层上表面。
11.如权利要求9所述的结构，其特征在于，所述第一控制栅结构包括一第一复合结构介质层设置于所述选择栅结构上表面；一第一控制栅多晶硅层，设置于所述第一复合结构介质层上表面；所述第一控制栅多晶硅层两侧分别设置有一完全覆盖所述第一控制栅多晶硅层侧壁的氧化层，所述第一控制栅多晶硅层的宽度与两层所述氧化层的厚度之和与所述选择栅结构的宽度相等，且所述第一控制栅多晶硅层高度低于所述氧化层的高度，并成分别附着于两侧的所述氧化层的内侧墙结构；一隔离介质层，设置于所述第一控制栅多晶硅层顶部，并填充所述内侧墙结构的缝隙，且上表面与所述氧化层顶部齐平。12.如权利要求11所述的结构，其特征在于，所述第一复合介质层包括，一底部氧化层；一覆盖所述底部氧化层的中间氮化层；一覆盖所述中间氮化层的顶部氧化层。13.如权利要求9所述的结构，其特征在于，所述浮栅结构包括，一浮栅介质层，覆盖所述选择栅结构两侧壁，所述第一控制栅结构两侧壁及所述衬底上表面对应源漏区的轻掺杂区的位置；一浮栅多晶硅层，覆盖除所述浅沟槽隔离结构上方以外的所述浮栅介质层表面，且成镜像对称凹陷向外的“l”型，并于宽度方向上被分割成相互独立的块；部分所述浮栅介质层自两侧伸出所述浮栅多晶硅层，伸出所述浮栅多晶硅层的所述浮栅介质层的厚度低于所述浮栅多晶硅层下方的所述浮栅介质层。14.如权利要求9所述的结构，其特征在于，所述第二控制栅结构包括，一第二复合介质层，设置于所述“l”型的浮栅多晶硅层的凹陷内壁表面，及所述浅沟槽隔离结构上方的所述栅介质层上表面；一第二控制栅多晶硅层，设置于所述第二复合结构介质层上。15.如权利要求13所述的结构，其特征在于，所述侧墙结构包括，一第一侧墙，覆盖所述浮栅结构及所述第二控制栅结构的侧面；一第二侧墙，覆盖所述第二侧墙的下半部及伸出所述浮栅多晶硅层的所述浮栅介质层的上表面。

技术总结
本发明提供一种浮栅型分栅闪存器件的制备方法，包括，提供一衬底，于所述衬底上对应所述P型阱区的位置形成选择栅结构，并于所述选择栅结构上方形成第一控制栅结构；所述选择栅结构及所述第一控制栅结构两侧分别形成对称的“L”型凹陷向外的浮栅结构；分别于所述浮栅结构的凹陷位置形成第二控制栅结构；分别于所述第二控制栅结构及所述浮栅结构底部背，向所述第一控制栅结构的一侧形成侧墙结构。本发明技术方案的有益效果为：内外侧的第一控制栅结构及第二控制栅结构通过对“L”型的浮栅结构最主要的三个面形成交叠面，大大提升了第一控制栅结构及第二控制栅结构至浮栅结构的耦合系数，同时减小了选择栅结构至浮栅结构的耦合系数。数。数。


技术研发人员：许昭昭
受保护的技术使用者：华虹半导体（无锡）有限公司
技术研发日：2021.12.09
技术公布日：2022/3/8