一种基于时钟校准技术的全周期数字时间转换器

1.本发明本属于射频集成电路技术领域，涉及一种全周期数字时间转换器，应用于极坐标或相差数字发射机、时钟数据恢复、时间域模拟数字转换器等，尤其涉及一种时钟校准技术，用于提高全周期数字时间转换器的线性度。


背景技术：

2.全周期数字时间转换器是在射频集成电路技术领域中经常使用到的电路模块。极坐标或相差数字发射机可以使用全周期数字时间转换器作为相位调制器，其线性度会影响发射机的矢量幅度误差、邻近信道比等性能。时钟数据恢复系统可以使用全周期数字时间转换器作为眼图开启度检测，其线性度会影响采样相位的准确度和数据信号的信噪比。时间域模拟数字转换器可以使用全周期数字时间转换器作为静态的校准，其线性度会影响分辨率、信噪比、无杂散动态范围等性能。综上，全周期数字时间转换器的线性度是非常重要的性能指标。
3.如图1所示，全周期数字时间转换器的一种常见的实现方法是先使用多相时钟产生电路产生多相时钟，通过多路选择器选择出两相时钟，再使用相位插值器产生所需的相位信号。m.chen等人曾做过一款8位数字时间转换器，采用了四分频器产生八相时钟再利用矢量加和式的相位插值器的架构(m.chen,a.a.hafez and c.k.yang,"a 0.1
–
1.5ghz 8-bit inverter-based digital-to-phase converter using harmonic rejection,"in ieee journal of solid-state circuits,vol.48,no.11,pp.2681-2692,nov.2013.)。s.sievert等人曾做过一款11位数字时间转换器，利用四分频器与延迟单元的方式产生十六相时钟再使用电荷充电式的相位插值器的架构(s.sievert et al.,"a 2ghz 244fs-resolution 1.2ps-peak-inl edge interpolator-based digital-to-time converter in 28nm cmos,"in ieee journal of solid-state circuits,vol.51,no.12,pp.2992-3004,dec.2016.)。现有数字时间转换器芯片由于多相时钟的误差，其积分非线性会随着控制码有固定性的偏差，体现在多相时钟切换的位置会有较大的非线性误差。
4.综上，需要一种时钟校准技术来保证数字时间转换器中多相时钟的精度，从而提高数字时间转换器整体线性度。


技术实现要素：

5.针对现有技术中存在的技术问题，本发明的目的在于提供一种基于时钟校准技术的全周期数字时间转换器。
6.为了实现上述目的，本发明采用如下技术方案：
7.一种基于时钟校准技术的全周期数字时间转换器，其特征在于，包括单转差电路、多相时钟信号产生单元、可调延迟模块、数字模块、时间数字转换器、多路选择器和相位插值器；其中，
8.所述单转差电路，用于将输入的单端信号转换为差分信号并输入到所述多相时钟
信号产生单元；
9.所述多相时钟信号产生单元，用于根据输入的差分信号生成多相时钟信号并输入所述可调延迟模块；
10.所述可调延迟模块，用于根据所述数字模块的输出信号对所述多相时钟信号进行延迟后输入所述多路选择器；
11.所述多路选择器，用于根据所述数字模块产生的开关控制信号从输入的多相时钟信号中选择一组相邻两相信号输出；
12.所述相位插值器，用于根据所述多路选择器输出的相邻两相信号产生数控时间信号；
13.所述时间数字转换器，用于计算所述多路选择器输出的相邻两相信号上升沿的时间差并输入到所述数字模块；
14.所述数字模块，用于根据各组相邻两相信号上升沿的时间差生成所述可调延迟模块对多相时钟信号延迟控制的控制信号以及所述多路选择器的开关控制信号。
15.进一步的，所述相邻两相信号中相位领先的信号经延迟使所述相邻两相信号的上升沿到达时间相近后输入所述时间数字转换器。
16.进一步的，所述可调延迟模块包括多个可调延迟单元，每一所述可调延迟单元的输入信号与一缓冲器输入端相连，缓冲器的输出端与可调谐电容阵列的一电容连接，所述可调谐电容阵列用于根据所述数字模块的输出信号对所述多相时钟信号进行延迟。
17.进一步的，所述时间数字转换器将第一输入信号φ1与第一缓冲器buf1的输入端连接，第一缓冲器buf1的输出端与第一rc延迟阵列的输入端相连；所述时间数字转换器将第二输入信号φ2与第二缓冲器buf2的输入端连接，第二缓冲器buf2的输出端与第二rc延迟阵列的输入端相连；第一缓冲器buf1的输出信号经过第一rc延迟阵列进行时间延迟，其中第一rc延迟阵列中电阻rn至r1采用串联方式连接，电容cn至c1采用并联方式连接；电容cn至c1的容值相同，从输入端到输出端依次串联的电阻rn至r1取值按照r/n,r/(n-1)
…
r/3,r/2,r变化，用于产生一系列上升沿时间不同的信号；第二缓冲器buf2的输出信号连接到与第一rc延迟阵列相同的第二rc延迟阵列，用于将第一rc延迟阵列产生的时间边沿信号逐一与第二缓冲器buf2的输出信号进行时间边沿的比较，得到一组输出控制码bn至b0，代表量化两相信号φ1和φ2的时间差。
18.进一步的，所述相位插值器为电荷充电式的相位插值器。
19.本发明基于时钟校准技术的全周期数字时间转换器的工作模式分为数字时间转换模式和时钟校准模式。
20.在数字时间转换模式下，使用单转差电路将输入单端信号转换为差分信号，四分频器产生八相时钟信号，通过多路选择器选择出相邻两相信号，数字模块产生多路选择器的开关控制信号，这两相信号与电荷充电式的相位插值器相连，产生数控时间信号后通过输出缓冲器输出。由于单转差电路及四分频电路容易受到工艺失配与波动的影响，八相时钟的精度有限，因此需要先通过时钟校准模式调节时钟精度。
21.在时钟校准模式下，开关控制多路选择器的输出与一个时间数字转换器的输入端相连，其中多路选择器两个输出信号中相位领先的信号先经过一个固定的延迟，该固定延迟是预先设定好的延迟时间，其延迟值需使得时间数字转换器的两个输入信号的上升沿到
达时间尽可能接近。时间数字转换器的输出端与数字模块的输入端相连，数字模块进行比较和排序操作后的输出信号用于控制八相时钟延迟。八相时钟之间的时间差缩小与增大是通过八相时钟信号输出缓冲级的可调延迟单元实现的，四分频器产生的八相时钟信号分别连接一个可调延迟单元(共需要八个可调延迟单元)，数字模块输出端分别与每一可调延迟单元连接，用于控制各时钟信号的延迟。具体的校准步骤为：
22.(1)多路选择器选择第一组相邻的两相信号，时间数字转换器运算出两个信号之间上升沿的时间差，将结果记录到寄存器中。完成后，多路选择器选择下一组相邻的两相信号。
23.(2)重复步骤(1)直到多路选择器遍历了八组相邻的两相信号，记录下八组时间差。
24.(3)比较八组时间差，如果八组时间差均相等，那么校准完成。否则，对八组时间差进行大小排序。
25.(4)根据排序结果，生成所述可调延迟单元对多相时钟信号延迟控制的控制信号以及所述多路选择器的开关控制信号，从而将时间差较大四组信号所对应的时间差缩小，时间差较小四组信号所对应的时间差增大。
26.然后重复(1)至(4)，直至完成校准。
27.所述方法对时间数字转换器的线性度需求很低，只需判决出时间差的相对大小，即只需保证量化后输出的数字码与输入时间差保持单调递增的关系即可。在保证时钟精度后，电荷充电式的相位插值器可以提供较高的线性度，因此本发明中的基于时钟校准技术的全周期数字时间转换器有很高的线性度。
28.与现有的全周期数字时间转换器相比，本发明在多相时钟的精度上有了显著提高，进而有更好的数字时间转换线性度。本发明的优点和积极效果如下：
29.1)线性度高：本发明可以解决多相时钟之间相位失配导致的精度下降的问题。在保证多相时钟精度的前提下进行相位插值，可以实现更高线性度的数字时间转换器。
30.2)方案易于实施：本发明的时钟校准技术只在传统的数字时间转换器基础上增加了八个可调延迟时间的单元与一个时间数字转换器，电路开销小，方案简单。并且所述方法对时间数字转换器的线性度需求很低，只需保证量化后输出的数字码与输入时间差保持单调递增的关系即可；此外，时间数字转换器的时间量化范围仅需覆盖多相时钟失配的时间，因此时间数字转换器的设计也容易实现。
31.3)适用范围广：全周期数字时间转换器均需要产生多相时钟信号，本发明中的时钟校准技术除了可以应用于各类全周期数字时间转换器中。
附图说明
32.图1是一般全周期数字时间转换器的结构示意图；
33.图2是本发明实施例中基于时钟校准技术的全周期数字时间转换器的架构示意图；
34.图3是本发明实施例中时钟校准技术中四分频器与多路选择器的电路结构图；
35.图4是本发明实施例中时钟校准技术中时间数字转换器的电路结构图；
36.图5是本发明实施例中电荷充电式的相位插值器的电路结构图。
具体实施方式
37.下面通过实施例并结合附图2-5，对本发明做详细的说明。
38.本实施例是一款标准cmos工艺的工作频率为1.5ghz的12位基于时钟校准技术的全周期数字时间转换器芯片。附图2展示了该数字时间转换器的整体架构，输入信号为6ghz的单端信号并与单转差电路的输入端相连，输出的差分信号与4分频器的输入端相连，4分频器产生1.5ghz的八相时钟经过可调延迟的缓冲器后与3位多路选择器的输入端相连。在正常的数字时间转换模式下，开关s1和s2控制多路选择器的输出与9位的相位插值器的输入端相连，输出12位数控的时间信号，控制正常的数字时间转换模式和时钟校准模式之间的切换。多路选择器的输出在正常工作模式下接入相位插值器；在校准模式下，接入校准反馈环路。。在时钟校准模式下，开关s1和s2控制多路选择器的输出与时间数字转换器的输入端相连，其中相位领先的信号先经过一个固定的延迟。时间数字转换器的输出端与数字模块的输入端相连，数字模块进行比较和排序操作后的输出信号用于控制八相时钟延迟。校准模式只需在数字时间转换器芯片进入正常的数字时间转换模式前开启一次，进入数字时间转换模式后保持八相时钟延迟单元的控制码不变。
39.附图3展示了本发明实施例中四分频器、可调延迟单元和多路选择器的电路结构图。6ghz的差分信号与四分频器的输入端相连，差分信号经过两个d触发器d1和d2后进行4分频产生1.5ghz的信号，6ghz的差分信号通过8个d触发器d3至d
10
对分频后的1.5ghz信号重采样，1.5ghz的信号重采样后将产生的八相信号φ1至φ8。八相信号经过八个可调延迟单元与多路选择的输入端相连。每一个可调延迟单元的输入信号与一个缓冲器输入端相连，缓冲器的输出端接可调谐电容阵列。跟据前文所述的校准模式下的排序结果，生成可调延迟单元的控制信号用来控制可调谐电容阵容的容值，增大容值可以增大延迟时间，减小容值则会减小延迟时间。以此方式进行延迟时间的精确调节。多路选择由3比特数字信号控制，每个输入信号通过一个传输门开关进行控制。
40.附图4展示了本发明实施例中时间数字转换器的电路结构图。时间数字转换器的两个输入信号φ1和φ2分别与两个缓冲器buf1和buf2的输入端相连，缓冲器的输出端分别与rc延迟阵列1和rc延迟阵列2的输入端相连。缓冲器buf1的输出信号经过一系列串联的电阻电容进行时间延迟，电阻rn至r1采用串联方式连接，电容cn至c1采用并联方式连接。电容cn至c1的容值c是相同大小，而电阻rn至r1取值按照r/n,r/(n-1)
…
r/3,r/2,r变化时，rc延迟阵列将产生依次延迟rc时间的一系列上升沿时间不同的信号。缓冲器buf2的输出信号连接到与rc延迟阵列1相同的rc延迟阵列2。rc延迟阵列1产生的时间边沿信号逐一与缓冲器buf2的输出信号进行时间边沿的比较，可以得到一组输出控制码bn至b0，代表量化两相信号φ1和φ2的时间差。
41.附图5展示了本发明实施例中电荷充电式的相位插值器的电路结构图。本相位插值器的分辨率为9位，相位插值器的两个输入信号φa和φb分别与多路选择器的输出端相连，相位插值器由71个相位插值器单元组成，其中的63个单元的充电电流是另外8个单元的八倍。高6位和低3位均为温度计码控制，而他们之间为二进制码控制。相位插值器单元的电流镜选择的是共栅结构，提供足够大的输出阻抗，其电压偏置v
x1
，v
x2
和vb需要通过额外的偏置电路产生。71个相位插值器单元的输出端共同接到充电电容c1的上极板，同时该输出端还需一个放电开关s3进行复位。
42.上述实施例仅是为了说明本发明技术方案的原理，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何同等变化与修改，均应属于本发明的保护范围。

技术特征：
1.一种基于时钟校准技术的全周期数字时间转换器，其特征在于，包括单转差电路、多相时钟信号产生单元、可调延迟模块、数字模块、时间数字转换器、多路选择器和相位插值器；其中，所述单转差电路，用于将输入的单端信号转换为差分信号并输入到所述多相时钟信号产生单元；所述多相时钟信号产生单元，用于根据输入的差分信号生成多相时钟信号并输入所述可调延迟模块；所述可调延迟模块，用于根据所述数字模块的输出信号对所述多相时钟信号进行延迟后输入所述多路选择器；所述多路选择器，用于根据所述数字模块产生的开关控制信号从输入的多相时钟信号中选择一组相邻两相信号输出；所述相位插值器，用于根据所述多路选择器输出的相邻两相信号产生数控时间信号；所述时间数字转换器，用于计算所述多路选择器输出的相邻两相信号上升沿的时间差并输入到所述数字模块；所述数字模块，用于根据各组相邻两相信号上升沿的时间差生成所述可调延迟模块对多相时钟信号延迟控制的控制信号以及所述多路选择器的开关控制信号。2.如权利要求1所述的全周期数字时间转换器，其特征在于，所述相邻两相信号中相位领先的信号经延迟使所述相邻两相信号的上升沿到达时间相近后输入所述时间数字转换器。3.如权利要求2所述的全周期数字时间转换器，其特征在于，所述可调延迟模块包括多个可调延迟单元，每一所述可调延迟单元的输入信号与一缓冲器输入端相连，缓冲器的输出端与可调谐电容阵列的一电容连接，所述可调谐电容阵列用于根据所述数字模块的输出信号对所述多相时钟信号进行延迟。4.如权利要求1或2或3所述的全周期数字时间转换器，其特征在于，所述时间数字转换器将第一输入信号φ1与第一缓冲器buf1的输入端连接，第一缓冲器buf1的输出端与第一rc延迟阵列的输入端相连；所述时间数字转换器将第二输入信号φ2与第二缓冲器buf2的输入端连接，第二缓冲器buf2的输出端与第二rc延迟阵列的输入端相连；第一缓冲器buf1的输出信号经过第一rc延迟阵列进行时间延迟，其中第一rc延迟阵列中电阻r
n
至r1采用串联方式连接，电容c
n
至c1采用并联方式连接；电容c
n
至c1的容值相同，从输入端到输出端依次串联的电阻r
n
至r1取值按照r/n,r/(n-1)
…
r/3,r/2,r变化，用于产生一系列上升沿时间不同的信号；第二缓冲器buf2的输出信号连接到与第一rc延迟阵列相同的第二rc延迟阵列，用于将第一rc延迟阵列产生的时间边沿信号逐一与第二缓冲器buf2的输出信号进行时间边沿的比较，得到一组输出控制码b
n
至b0，代表量化两相信号φ1和φ2的时间差。5.如权利要求1或2或3所述的全周期数字时间转换器，其特征在于，所述相位插值器为电荷充电式的相位插值器。6.一种基于权利要求1所述全周期数字时间转换器的时钟校准方法，其步骤包括：1)多路选择器选择一组相邻两相信号，时间数字转换器运算出当前所选相邻两相信号上升沿的时间差并记录到寄存器中；然后多路选择器选择下一组相邻两相信号；2)重复步骤1)直到多路选择器遍历了每组相邻两相信号；
3)数字模块比较各组相邻两相信号对应的时间差，如果各组相邻两相信号对应的时间差均相等，则校准完成；否则对时间差进行排序，根据排序结果调整各组相邻两相信号的时间差；4)重复步骤1)至3)，直至完成校准。

技术总结
本发明公开了一种基于时钟校准技术的全周期数字时间转换器，其特征在于，包括单转差电路，用于将输入的单端信号转换为差分信号并输入到多相时钟信号产生单元；多相时钟信号产生单元用于根据输入的差分信号生成多相时钟信号并输入可调延迟模块；可调延迟模块用于根据数字模块的输出信号对多相时钟信号进行延迟后输入多路选择器；多路选择器用于根据数字模块产生的开关控制信号选择一组相邻两相信号输出；相位插值器用于根据相邻两相信号产生数控时间信号；时间数字转换器用于计算相邻两相信号上升沿的时间差并输入到数字模块；数字模块用于根据各组相邻两相信号上升沿的时间差生成可调延迟模块对多相时钟信号延迟控制的信号以及开关控制信号。的信号以及开关控制信号。的信号以及开关控制信号。


技术研发人员：刘军华 姜皓云 宿小磊 廖怀林
受保护的技术使用者：北京大学
技术研发日：2021.12.09
技术公布日：2022/3/8