碳化硅半导体器件制备方法、碳化硅半导体器件及其应用与流程

1.本发明涉及半导体器件技术领域，特别是涉及一种碳化硅半导体器件制备方法、碳化硅半导体器件及其应用。


背景技术：

2.功率集成电路，是指将功率器件、低压控制电路、信号处理和通讯接口电路等集成在同一芯片中的特殊集成电路。功率集成电路的应用，不仅缩小了整机的体积、减少了连线、降低了寄生参数，同时还使得成本更低、体积更小以及重量更轻，因此被广泛地运用于通信与网络、计算机与消费电子、工业与汽车电子等诸多领域。功率器件迅猛发展，由小功率、低频、半控型向大功率、高频、全控型发展，各种结构和材料的功率器件相继出现并实现了商业化，然而作为发展最为迅速的硅基功率器件，其性能也已经接近硅材料的理论极限。
3.碳化硅因其优良的材料特性而备受关注，碳化硅金属-氧化物半导体场效应晶体管作为一种导通电阻低、反向耐压高以及开关速度快的开关器件，其应用前景非常广阔。然而碳化硅金属-氧化物半导体场效应晶体管进一步提升器件性能就需要解决减小沟道电阻的问题，沟道电阻大导致导通时的损耗大，为减少导通损耗就要降低导通电阻。平面型金属-氧化物半导体场效应晶体管比导通电阻可表达为：r
on,sp
＝r
ch,sp
+r
dr,sp
+w*s(rs+r
jfet
+r
sub
)，式中，r
on,sp
代表比通态电阻，r
ch,sp
是沟道电阻，r
dr,sp
是漂移区电阻，rs代表源极接触电阻和n+源区电阻之和，r
jfet
是jfet区电阻，r
sub
是衬底电阻和其欧姆接触电阻之和，w和s是元胞的宽度和半胞长。为使其沟道电阻最小，就要减小沟道的长度，而影响沟道变短的重要因素是制作工艺的限制。
4.传统碳化硅金属-氧化物半导体场效应晶体管沟道制作方法有光刻及自对准两种。其中，光刻形成的沟道受限于光刻工艺的精度限制，适合制作较长沟道的金属-氧化物半导体场效应晶体管；自对准可制备亚微米级的沟道，但其稳定性受沉积及刻蚀工艺稳定性的限制。自对准亚微米级沟道制备方法是在形成阱区之后保留阱区注入的掩膜层，再沉积不同膜质的沟道掩膜层，采用干法刻蚀对沟道掩膜层进行蚀刻，干法刻蚀具有各向异性的特点，因而阱区掩膜层侧壁上留下沟道掩膜层定义出沟道。因而这种方法制备的沟道受到阱区掩膜层的形貌、沟道掩膜层厚度以及干法刻蚀的影响，任一工艺有漂移都会导致最终沟道的长度及形貌有差异。


技术实现要素：

5.基于此，有必要提供一种可控性以及稳定性较好的碳化硅半导体器件制备方法。
6.本发明提供一种碳化硅半导体器件的制备方法，包括以下步骤：
7.s10：在碳化硅基底层的一侧形成第一掩膜层，进行第一次注入形成阱区，其中，所述阱区的表面与所述碳化硅基底层的注入表面齐平，所述碳化硅基底层为第一导电类型，所述阱区为第二导电类型，所述第一导电类型与所述第二导电类型的导电类型相反，所述第一掩膜层的厚度为0.1μm～10μm；
8.s20：在所述阱区上形成第二掩膜层，通过所述第二掩膜层及所述第一掩膜层在所述第一掩膜层的两侧分别形成第一源区，所述第一源区是使用第一导电类型的材料向所述阱区进行第二次注入形成的，注入方向与法线的角度为10
°
～70
°
，所述第一源区与所述第一掩膜层下方的所述碳化硅基底层之间形成沟道，其中，在形成一侧的第一源区时，所述第二掩膜层在该侧紧靠所述第一掩膜层的区域留空以空出预设的第一源区与所述沟道的位置，在形成另一侧的第一源区时所述第二掩膜层在该侧紧靠所述第一掩膜层的区域留空以空出预设的第一源区与所述沟道的位置；
9.s30：使用第二导电类型的材料向所述阱区除所述第一源区与所述沟道之外的区域进行第三次注入形成第二源区，所述阱区包饶所述第一源区与所述第二源区，制备基础器件结构；
10.s40：激活所述基础器件结构。
11.在其中一个实施例中，在步骤s40后还包括以下步骤：
12.s50：在所述阱区以及所述碳化硅基底层上形成栅极；
13.s60：在源区上形成源极，其中，所述源区包括所述第一源区和所述第二源区，所述源极与所述第一源区接触，且，所述源极与所述第二源区接触；
14.s70：在所述碳化硅基底层远离所述源区以及栅极的一侧形成漏极。
15.在其中一个实施例中，在步骤s20中，所述第二次注入方向与法线的角度为40
°
～50
°
。
16.在其中一个实施例中，在步骤s10中，所述第一掩膜层的厚度为0.5μm～5μm。
17.在其中一个实施例中，所述碳化硅基底层包括碳化硅衬底和设置于碳化硅衬底上的碳化硅外延层，所述第一掩膜层设置于所述碳化硅外延层之上，所述碳化硅外延层包绕所述阱区。
18.在其中一个实施例中，所述碳化硅衬底的厚度为100μm～500μm，衬底电阻率为0.01ohm
·
cm～0.1ohm
·
cm；和/或
19.所述碳化硅外延层的厚度为3μm～200μm，掺杂浓度为10
13
cm-3
～10
17
cm-3
。
20.在其中一个实施例中，所述第一导电类型为n型，第二导电类型为p型；和/或
21.所述第一导电类型为p型，第二导电类型为n型。
22.在其中一个实施例中，所述第一导电类型为n型，第二导电类型为p型，在步骤s10中，第一次注入的材料为铝或砷，掺杂浓度为10
16
cm-3
～10
19
cm-3
；和/或
23.在步骤s20中，第二次注入的材料为氮或磷，掺杂浓度为10
18
cm-3
～10
22
cm-3
；和/或
24.在步骤s30中，第三次注入的材料为铝或砷，掺杂浓度为10
18
cm-3
～10
22
cm-3
。
25.进一步地，本发明还提供一种碳化硅半导体器件，如上述碳化硅半导体器件的制备方法得到。
26.本发明还更进一步地提供一种电子产品，包含上述的碳化硅半导体器件。
27.上述碳化硅半导体器件的制备方法中，通过调整掩膜层厚度及注入角度的方法形成所需宽度短沟道，掩膜层的厚度以及注入角度的控制均可以通过设备的工艺参数精确控制，即所需沟道长度可以通过调节工艺参数实现可控，与传统的光刻及自对准的形成方法相比较具有更高的控制光刻精确度及刻蚀精确度，可以提高制备所需沟道半导体器件的可控性以及稳定性。
附图说明
28.图1为碳化硅半导体器件的制作流程示意图，
29.附图标号说明如下：
30.100：碳化硅半导体器件，1010：碳化硅衬底，1011：碳化硅外延层，102：阱区，103：第一掩蔽层，1040：第二掩蔽层，1041：第三掩膜层，105：第一源区，106：第二源区，1071：栅氧化层，1072：多晶硅层，1073：介质层，108：栅极金属层，109：源极，110：漏极；
31.图2为步骤s20中沟道宽度l、注入角度α以及第一掩膜层d之间关系图。
具体实施方式
32.为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的较佳实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容的理解更加透彻全面。
33.此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。在本发明的描述中，“若干”的含义是至少一个，例如一个，两个等，除非另有明确具体的限定。
34.本发明中的词语“优选地”、“更优选地”等是指，在某些情况下可提供某些有益效果的本发明实施方案。然而，在相同的情况下或其他情况下，其他实施方案也可能是优选的。此外，对一个或多个优选实施方案的表述并不暗示其他实施方案不可用，也并非旨在将其他实施方案排除在本发明的范围之外。
35.当本文中公开一个数值范围时，上述范围视为连续，且包括该范围的最小值及最大值，以及这种最小值与最大值之间的每一个值。进一步地，当范围是指整数时，包括该范围的最小值与最大值之间的每一个整数。此外，当提供多个范围描述特征或特性时，可以合并该范围。换言之，除非另有指明，否则本文中所公开之所有范围应理解为包括其中所归入的任何及所有的子范围。
36.除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“和/或”包括一个或多个相关的所列项目的任意的和所有的组合。
37.如图1所示为本发明提供的一种碳化硅半导体器件100的制备方法，包括以下步骤。
38.步骤s10：如图1(a)所示在碳化硅基底层的一侧形成第一掩膜层103，进行第一次注入形成阱区102，其中，阱区102的表面与碳化硅基底层的注入表面齐平，碳化硅基底层为第一导电类型，阱区102为第二导电类型，第一导电类型与第二导电类型的导电类型相反，第一掩膜层103的厚度为0.1μm～10μm。
39.可以理解地，上述注入方向为第一掩膜层103所在的碳化硅基底层的一侧向碳化硅基底层进行注入。
40.在一个具体示例中，碳化硅基底层103包括碳化硅衬底1010和设置于碳化硅衬底上的碳化硅外延层1011，第一掩膜层103设置于碳化硅外延层1011之上，碳化硅外延层1011包绕阱区102。
41.在一个具体示例中，碳化硅衬底1010的厚度为100μm～500μm，衬底电阻率0.01ohm
·
cm～0.1ohm
·
cm，衬底杂质为氮。
42.优选地，碳化硅衬底1010的厚度可以但不限于是300μm～400μm。
43.进一步地，碳化硅外延层1011的厚度为3μm～200μm，掺杂浓度为10
13
cm-3
～10
17
cm-3
。
44.优选地，碳化硅衬底1010的厚度可以但不限于是10μm～12μm，掺杂浓度为10
15
cm-3
～10
16
cm-3
。
45.可以理解地，第一掩膜层103的厚度的最小值与阱区102的注入需求决定。
46.进一步地，第一掩膜层103的厚度优选为1μm～3μm，具体地可以但不限于是0.1μm、0.5μm、1μm、1.5μm、2μm、2.5μm、3μm、3.5μm、4μm、4.5μm、5μm、5.5μm、6μm、6.5μm、7μm、7.5μm、8μm、8.5μm、9μm、9.5μm或10μm。
47.上述第一掩膜层103的材料可以但不限于选自多晶硅、氮化硅以及二氧化硅中的至少一种。
48.更进一步地，形成上述第一掩膜层103的方法可以但不限于是化学气相沉积。
49.步骤s20：如图1中的(b)～(f)所示，在阱区102上形成第二掩膜层1040，通过第二掩膜层1040及第一掩膜层103在第一掩膜层103的两侧分别形成第一源区105，第一源区105是使用第一导电类型的材料向阱区102进行第二次注入形成的，注入方向与法线的角度为10
°
～70
°
，第一源区105与第一掩膜层103下方的碳化硅基底层之间形成沟道。
50.具体地，在形成一侧的第一源区105时，首先，如图1(b)所示，先形成第二掩膜层1040，第二掩膜层1040在该侧紧靠第一掩膜层103的区域留空，以空出预设的第一源区105与沟道的位置，形成第一第一源区掩膜层1040a，使用第一导电类型的材料向阱区102进行第二次注入形成一侧的第一源区105，如图1(c)所示；然后，如图1(d)去除上述第一第一源区掩膜层1040a。
51.在形成另一侧的第一源区105时，同样地，如图1(e)所示，再次形成第二掩膜层1040，此时，第二掩膜层1040在该侧紧靠第一掩膜层103的区域留空以空出预设的第一源区105与沟道的位置，形成第二第一源区掩膜层1040b，使用第一导电类型的材料向阱区102进行第二次注入形成一侧的第一源区105，如图1(f)所示。
52.可以理解地，第一源区105具有第一导电类型。
53.具体地，沉积厚度为1μm～1.5μm的第二掩膜层1040，在第二掩膜层1040上涂覆光刻胶，利用光刻版光刻形成第一第一源区掩膜层1040a，进行注入形成该侧具有第一源区105以及沟道。随后，去除第一第一源区掩膜层1040a，比如，去除材料为二氧化硅的1040a。之后，采用相同方式再次形成第二掩膜层1040，比如，再沉积一层二氧化硅层，覆盖阱区102后，在二氧化硅层上涂覆光刻胶，利用光刻版光刻形成第二第一源区掩膜层1040b，进行注入形成该侧第一源区105以及沟道。
54.可以理解地，上述第一掩膜层103的材料与第二掩膜层1040的材料选择不同，便于去除第二掩膜层1040的材料，上述第二掩膜层1040的材料可以但不限于是二氧化硅。
55.具体地，上述注入角度可以但不限于是10
°
、15
°
、20
°
、25
°
、30
°
、35
°
、40
°
、45
°
、50
°
、55
°
、60
°
、65
°
或70
°
，优选地上述注入角度为40
°
～50
°
。
56.可以理解地，如图2所示上述第一掩膜层的厚度为d，注入时与法线的角度为α，沟道宽度为l＝d
×
tanα，即沟道的宽度随第一掩膜层的厚度d的减小而减小，随注入角度α的减小而减小。
57.进一步地，沟道l的宽度为0.1μm～2μm，可以理解地，上述宽度可以但不限于是0.1μm、0.2μm、0.3μm、0.4μm、0.5μm、0.6μm、0.7μm、0.8μm、0.9μm、1μm、1.1μm、1.2μm、1.3μm、1.4μm、1.5μm、1.6μm、1.7μm、1.8μm、1.9μm或2μm。
58.步骤s30：如图1(g)使用第二导电类型的材料向阱区102除第一源区105与沟道之外的区域进行第三次注入形成第二源区106，阱区102包饶第一源区105与第二源区106，制备基础器件结构。
59.可以理解地，进行第三次注入前在阱区102上形成第三掩膜层1041。
60.步骤s40：激活基础器件结构。
61.可以理解地，上述激活的方式可以但不限于是高温退火，激活的目的包括但不限于是激活施主和受主杂质的功能。
62.在步骤s40之前还包括去除第三掩膜层1041的步骤。
63.在一个具体示例中，在步骤s40后还包括以下步骤：
64.步骤s50：如图1(h)～(j)所示在阱区102以及碳化硅基底层上形成栅极，栅极包括栅介质层以及栅极电极层，栅介质层包括栅氧化层1071、多晶硅层1072以及介质层1073，栅氧化层1071在沟道与碳化硅外延层上，多晶硅层1072在栅氧化层1071上，介质层1073围绕氧化层1071以及多晶硅层1072，栅极电极层包括栅极金属层108，栅极金属层108在多晶硅层1072上。
65.在一个具体示例中，如图1(h)所示在沟道与碳化硅外延层1011上依次沉积栅氧化层1071、多晶硅层1072以及介质层1073，多晶硅层1072在栅氧化层1071上，介质层1073围绕氧化层1071以及多晶硅层1072，随后在介质层1073进行电极开孔。然后在多晶硅层1072上沉积栅极金属层108作为栅极电极层。
66.步骤s60：如图1(j)所示在源区上形成源极109，源区包括第一源区105和第二源区106，源极109与第一源区105接触，且，源极109与第二源区106接触。
67.具体地，如图1(i)所示源极包括欧姆接触金属(1051以及1061)和源极金属，源极金属在欧姆接触金属之上，在源区上形成欧姆接触金属和源极金属的方法包括但不限于是化学气相沉积、物理气相沉积或等离子体增强化学气相。
68.步骤s70：在碳化硅基底层远离源区以及栅区的一侧形成漏极。
69.具体地，上述形成漏极的方法包括但不限于是化学气相沉积、物理气相沉积或等离子体增强化学气相沉积漏极金属。
70.进一步地，上述漏极金属可以但不限于是钛、镍、铂和金中的至少一种。
71.可以理解地，为了简化制备流程上述栅区以及源区的欧姆接触金属层可以同时形成。
72.进一步地，源极、栅极以及漏极的制备步骤没有固定顺序。
73.在一个具体示例中，第一导电类型为n型，第二导电类型为p型；和/或
74.第一导电类型为p型，第二导电类型为n型。
75.在一个具体示例中，第一导电类型为n型，第二导电类型为p型，在步骤s10中，第一次注入的材料为铝或砷，掺杂浓度为10
16
cm-3
～10
19
cm-3
。
76.具体地，在步骤s10中，第一次注入的材料为铝，第一次注入的材料掺杂浓度为10
17
cm-3
～10
18
cm-3
，以10kev～1000kev的能量进行第一次多步注入。
77.在步骤s20中，第二次注入的材料为氮或磷，掺杂浓度为10
18
cm-3
～10
22
cm-3
。
78.具体地，在步骤s20中，第二次注入的材料为氮离子，第二次注入的材料掺杂浓度为10
21
cm-3
～10
22
cm-3
，以10kev～500kev的能量进行第二次多步注入。
79.在步骤s30中，第三次注入的材料为铝或砷，掺杂浓度为10
18
cm-3
～10
22
cm-3
。
80.具体地，在步骤s30中，第三次注入的材料为铝离子，第三次注入的材料掺杂浓度为10
21
cm-3
～10
22
cm-3
，以10kev～1000kev的能量进行第三次多步注入。
81.可以理解地，上述仅以第一导电类型为n型，第二导电类型为p型为例，如第一导电类型为p型，第二导电类型为n型，掺杂材料与掺杂浓度均可根据实际情况进行常规选择。
82.上述碳化硅半导体器件的制备方法中，通过调整掩膜层厚度及注入角度的方法形成短沟道的方法，掩膜层的厚度以及注入角度的控制均可以通过设备的工艺参数精确控制，即所需沟道长度可以通过调节工艺参数实现可控，与现有的光刻及自对准的形成方法相比较具有更高的控制光刻精确度及刻蚀精确度。
83.进一步地，本发明还提供一种碳化硅半导体器件，如上述碳化硅半导体器件的制备方法得到。
84.本发明还更进一步地提供一种电子产品，包含上述的碳化硅半导体器件。
85.可以理解地，电子产品包括集成电路、电阻以及电容等电子元器件。
86.本发明区别于传统大角度注入形成沟道中利用在p阱注入时调整角度以在掩膜下方形成p阱，n+注入时无角度从而形成沟道。然而上述方法会导致沟道掺杂浓度是有梯度的，从n+到jfet区，p阱浓度会越来越小，从而影响阈值电压稳定性。而在本发明中通过调整掩膜层厚度及注入角度的方法形成所需宽度短沟道，掩膜层的厚度以及注入角度的控制均可以通过设备的工艺参数精确控制，即所需沟道长度可以通过调节工艺参数实现可控。该方法不会有p阱浓度的变化，同时在n+边缘会有n-区域，该区域的存在会增强场效应管的短路能力。
87.以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
88.以上所述实施例仅表达了本发明的几种实施方式，便于具体和详细地理解本发明的技术方案，但并不能因此而理解为对发明专利保护范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。应当理解，本领域技术人员在本发明提供的技术方案的基础上，通过合乎逻辑地分析、推理或者有限的实验得到的技术方案，均在本发明所附权利要求的保护范围内。因此，本发明专利的保护范围应以所附权利要求的内容为准，说明书以及附图可以用于解释权利要求的内容。

技术特征：
1.一种碳化硅半导体器件的制备方法，其特征在于，包括以下步骤：s10：在碳化硅基底层的一侧形成第一掩膜层，进行第一次注入形成阱区，其中，所述阱区的表面与所述碳化硅基底层的注入表面齐平，所述碳化硅基底层为第一导电类型，所述阱区为第二导电类型，所述第一导电类型与所述第二导电类型的导电类型相反，所述第一掩膜层的厚度为0.1μm～10μm；s20：在所述阱区上形成第二掩膜层，通过所述第二掩膜层及所述第一掩膜层在所述第一掩膜层的两侧分别形成第一源区，所述第一源区是使用第一导电类型的材料向所述阱区进行第二次注入形成的，注入方向与法线的角度为10
°
～70
°
，所述第一源区与所述第一掩膜层下方的所述碳化硅基底层之间形成沟道，其中，在形成一侧的第一源区时，所述第二掩膜层在该侧紧靠所述第一掩膜层的区域留空以空出预设的第一源区与所述沟道的位置，在形成另一侧的第一源区时所述第二掩膜层在该侧紧靠所述第一掩膜层的区域留空以空出预设的第一源区与所述沟道的位置；s30：使用第二导电类型的材料向所述阱区除所述第一源区与所述沟道之外的区域进行第三次注入形成第二源区，所述阱区包饶所述第一源区与所述第二源区，制备基础器件结构；s40：激活所述基础器件结构。2.如权利要求1所述的碳化硅半导体器件的制备方法，其特征在于，在步骤s40后还包括以下步骤：s50：在所述阱区以及所述碳化硅基底层上形成栅极；s60：在源区上形成源极，其中，所述源区包括所述第一源区和所述第二源区，所述源极与所述第一源区接触，且，所述源极与所述第二源区接触；s70：在所述碳化硅基底层远离所述源区以及栅极的一侧形成漏极。3.如权利要求1所述的碳化硅半导体器件的制备方法，其特征在于，在步骤s20中，所述第二次注入方向与法线的角度为40
°
～50
°
。4.如权利要求1所述的碳化硅半导体器件的制备方法，其特征在于，在步骤s10中，所述第一掩膜层的厚度为0.5μm～5μm。5.如权利要求1所述的碳化硅半导体器件的制备方法，其特征在于，所述碳化硅基底层包括碳化硅衬底和设置于碳化硅衬底上的碳化硅外延层，所述第一掩膜层设置于所述碳化硅外延层之上，所述碳化硅外延层包绕所述阱区。6.如权利要求5所述的碳化硅半导体器件的制备方法，其特征在于，所述碳化硅衬底的厚度为100μm～500μm，衬底电阻率为0.01ohm
·
cm～0.1ohm
·
cm；和/或所述碳化硅外延层的厚度为3μm～200μm，掺杂浓度为10
13
cm-3
～10
17
cm-3
。7.如权利要求1～6任一项所述的碳化硅半导体器件的制备方法，其特征在于，所述第一导电类型为n型，第二导电类型为p型；和/或所述第一导电类型为p型，第二导电类型为n型。8.如权利要求7所述的碳化硅半导体器件的制备方法，其特征在于，所述第一导电类型为n型，第二导电类型为p型，在步骤s10中，第一次注入的材料为铝或砷，掺杂浓度为10
16
cm-3
～10
19
cm-3
；和/或在步骤s20中，第二次注入的材料为氮或磷，掺杂浓度为10
18
cm-3
～10
22
cm-3
；和/或
在步骤s30中，第三次注入的材料为铝或砷，掺杂浓度为10
18
cm-3
～10
22
cm-3
。9.一种碳化硅半导体器件，其特征在于，如权利要求1～8任一项所述的碳化硅半导体器件的制备方法得到。10.一种电子产品，其特征在于，包含如权利要求9所述的碳化硅半导体器件。

技术总结
本发明公开了一种碳化硅半导体器件制备方法、碳化硅半导体器件及其应用，在碳化硅基底层的一侧形成第一掩膜层，进行第一次注入形成阱区，其中，碳化硅基底层为第一导电类型，阱区为第二导电类型，第一导电类型与第二导电类型的导电类型相反，第一掩膜层的厚度为0.1μm～10μm；向阱区进行第二次注入第一导电类型的材料，形成第一源区，其中，注入时与法线的角度为10


技术研发人员：季益静 吴贤勇 贺艺舒
受保护的技术使用者：上海积塔半导体有限公司
技术研发日：2021.11.30
技术公布日：2022/3/8