虚拟探针接口电路、方法、FPGA和系统芯片与流程

虚拟探针接口电路、方法、fpga和系统芯片
技术领域
1.本发明涉及集成电路设计技术领域，尤其涉及一种虚拟探针接口电路、方法、fpga和系统芯片。


背景技术：

2.现场可编程门阵列(field programmable gate array，fpga)器件是一种半定制电路，由于其可重复编程、集成度高、投资较低的特性，在数字电路设计领域得到了广泛的应用。fpga基本结构包括可编程输入输出单元(input/output block，iob)、可配置逻辑块(configurable logic block，clb)、数字时钟管理模块(digital clock manager，dcm)、嵌入式ram(block ram，bram)、布线资源等。
3.在fpga电路中，测试人员如果需要观察某个内部信号，可以把这个内部信号作为输出信号引到管脚上，再用示波器监测；如果想控制某个内部信号，可以把这个信号作为输入信号引到管脚上，再通过接电源或接地控制信号的高低电平。随着电路设计复杂度的增加，大量的信号需要从内部引到输入输出管脚上进行监测或控制，操作繁琐，并且fpga中输入输出管脚有限，即iob资源有限，无法将大量的信号引到管脚上，因此给测试人员带来了极大的不便。
4.因此亟需一种用于监测分析fpga内部信号的电路，以此来调试fpga电路的内部信号。


技术实现要素：

5.本发明提供一种虚拟探针接口电路、方法、fpga和系统芯片，用以实现监控fpga电路的内部信号。
6.第一方面，本发明提供一种虚拟探针接口电路，该电路包括状态机、移位寄存器电路、握手同步电路、内部信号监控电路，其中：所述状态机，用于解析jtag输入信号，并输出解析状态至所述移位寄存器电路；所述移位寄存器电路，用于根据来自状态机的解析状态，移位配置内部信号监控电路中的控制寄存器，和/或，移位输出内部信号监控电路中的状态寄存器；所述握手同步电路，用于将所述控制寄存器和所述状态寄存器进行跨时域同步；所述内部信号监控电路，用于对测试模块内部信号进行监控。
7.本发明上述虚拟探针接口电路有益效果在于：由于fpga的可编程特性，fpga的io管脚都是可以支持编程的，通过对寄存器进行配置，可动态地对待测试的fpga电路内部信号进行输入驱动控制，或实时监测电路内部信号状态，该虚拟探针接口电路具有测试方便且灵活低成本的优势，并且可以灵活支持各种类型的待测试fpga电路。
8.在一种可能的实施例中，所述内部信号监控电路包括：内部信号控制电路和内部信号监测电路；内部信号控制电路包括所述控制寄存器，用于通过所述控制寄存器对测试模块内部信号进行输入驱动控制；内部信号监测电路包括所述状态寄存器，用于对测试模块内部信号进行输出监测。该实施例通过控制寄存器对测试模块的内部信号输入进行动态
驱动控制，通过状态寄存器对测试模块的内部信号进行输出监测，减少了对输入管脚的使用。
9.在一种可能的实施例中，握手同步电路，具体用于将所述控制寄存器从外部时钟域同步到内部时钟域，以及，将所述状态寄存器从内部时钟域同步到外部时钟域，该实施例中的握手同步电路用以实现时钟同步。
10.在一种可能的实施例中，所述控制寄存器包括至少一个控制测试信号组，全部或部分所述至少一个控制测试信号组包括信号控制位；所述信号控制位用于控制测试模块内部信号的输入值。
11.在一种可能的实施例中，所述状态寄存器包括至少一个监测测试信号组，全部或部分所述至少一个监测测试信号组包括状态变化指示位和监测值指示位；所述状态变化指示位，用于指示测试模块内部信号的状态变化信息；所述监测值指示位，用于指示测试模块内部信号的实时输出值。
12.在一种可能的实施例中，所述虚拟探针接口电路还包括：可扩展功能单元，所述内部信号监控电路为至少两个，所述至少两个内部信号监控电路工作在不同时钟域中。
13.第二方面，本发明实施例提供一种fpga信号监控方法，所述方法包括：
14.状态机接收第一jtag输入指令，根据所述第一jtag输入指令将内部信号监控电路中的控制寄存器设置为开；状态机和移位寄存器电路共同配置控制寄存器，以对测试模块内部信号输入进行驱动控制；当控制寄存器配置完成后，握手同步电路握手同步控制寄存器，以将控制寄存器从外部时钟域同步到内部时钟域；当时钟域同步完成后，根据控制寄存器，生成信号的输入控制信号，以驱动测试模块内部信号。该方法的效果在于：通过对控制寄存器进行配置，可动态地对待测试的fpga电路内部信号进行输入驱动控制，该虚拟探针接口电路具有测试方便且灵活低成本的优势，并且可以灵活支持各种类型的待测试fpga电路。
15.第三方面，本发明实施例还提供一种fpga信号监控方法，所述方法包括：
16.状态机接收第二jtag输入指令，根据所述第二jtag输入指令将内部信号监控电路中的状态寄存器设置为开；内部信号监测电路中的状态寄存器对测试模块内部信号进行输出监测，产生状态寄存器的值；握手同步电路握手同步状态寄存器，以将状态寄存器从内部时钟域同步到外部时钟域；当时钟域同步完成后，状态机和移位寄存器电路共同回读状态寄存器中的值。该方法的效果在于：通过对寄存器进行配置，可实时监测电路内部信号状态，该虚拟探针接口电路具有测试方便且灵活低成本的优势，并且可以灵活支持各种类型的待测试fpga电路。
17.需要指出的是，上述第二方面和上述第三方面可以相互结合，可以先执行上述第二方面所述方法，再执行上述第三方面所述的方法；也可以先执行上述第三方面所述的方法，再执行上述第二方面所述的方法。
18.第四方面，本发明实施例中还提供一种fpga，fpga包括上述第一方面的任意一种可能的虚拟探针接口电路，用于执行上述第二方面或第三方面所述的方法。
19.第五方面，本发明实施例还提供一种系统芯片，其中，系统芯片包括上述第四方面的fpga。
20.关于上述第二方面至第五方面的有益效果可以参见上述第一方面中的描述，不再
重复赘述。
附图说明
21.图1为本发明实施例提供的一种测试通信系统的示意图；
22.图2为本发明实施例提供的一种控制寄存器内部组成结构示意图；
23.图3为本发明实施例提供的一种状态寄存器内部组成结构示意图；
24.图4为本发明实施例提供的一种fpga信号监控方法流程示意图；
25.图5为本发明实施例提供的另一种fpga信号监控方法流程示意图。
具体实施方式
26.下面将结合附图，对本发明中的技术方案进行描述。
27.以下先对下文中涉及的部分用语进行解释说明，以便于本领域技术人员理解。
28.(1)应用型专用集成电路(application specific integrated circuit，asic)
29.asic是一种专用芯片，是为了某种特定的需求而专门定制的芯片的統称。比如专用的音频处理器、视频处理器，同时目前很多专用的人工智能(artificial intelligence，ai)芯片也可以看作是asic的一种。
30.(2)现场可编程门阵列(fieldprogrammable gate array，fpga)
31.fpga是由许多的逻辑单元构成的逻辑器件，其中逻辑单元包括门、查找表和触发器，它具有丰富硬件资源、强大并行处理能力和灵活可重配置能力，在数据处理、通信、网络很多领域得到了越来越多的广泛应用。fpga是在pal、gal、cpld可编程器件的基础上进一步发展的产物，它是作为专用芯片(asic)领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。
32.(3)联合测试工作组(joint test action group，jtag)
33.jtag是一种国际标准测试协议(ieee 1149.1兼容)，主要用于芯片内部测试。现在多数的高级器件都支持jtag协议，如数字信号处理(digital signal processing，dsp)、现场可编程门阵列(field-programmable gate array，fpga)器件等。
34.本发明公开一种虚拟探针接口电路，可对fpga内部信号进行输出监测和输入驱动控制，其中上位机和fpga内部信号沟通的桥梁为jtag信号，虚拟探针接口电路可动态对电路内部信号进行输入驱动控制，或实时观测电路内部信号状态，从而用以用以实现监控fpga电路的内部信号。
35.下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行描述。其中，在本发明实施例的描述中，以下实施例中所使用的术语只是为了描述特定实施例的目的，而并非旨在作为对本发明的限制。如在本发明的说明书和所附权利要求书中所使用的那样，单数表达形式“一种”、“所述”、“上述”、“该”和“这一”旨在也包括例如“一个或多个”这种表达形式，除非其上下文中明确地有相反指示。还应当理解，在本发明以下各实施例中，“至少一个”、“一个或多个”是指一个或两个以上(包含两个)。术语“和/或”，用于描述关联对象的关联关系，表示可以存在三种关系；例如，a和/或b，可以表示：单独存在a，同时存在a和b，单独存在b的情况，其中a、b可以是单数或者复数。字符“/”一般表示前后关联对象是一种“或”的关系。
36.在本说明书中描述的参考“一个实施例”或“一些实施例”意味着在本发明的一个或多个实施例中包括结合该实施例描述的特定特征、结构或特点。由此，在本说明书中的不同之处出现的语句“在一个实施例中”、“在一些实施例中”、“在其他一些实施例中”、“在另外一些实施例中”不是必然都参考相同的实施例，而是意味着“一个或多个但不是所有的实施例”，除非是以其他方式另外特别强调。术语“包括”、“包含”、“具有”及它们的变形都意味着“包括但不限于”，除非是以其他方式另外特别强调。术语“连接”包括直接连接和间接连接，除非另外说明。“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。
37.在本发明实施例中，“示例性地”或者“例如”词用于表示作例子、例证或说明。本发明实施例中被描述为“示例性地”或者“例如”的任何实施例或设计方案不应被解释为比其它实施例或设计方案更优选或更具优势。确切而言，使用“示例性地”或者“例如”词旨在以具体方式呈现相关概念。
38.如图1所示，本发明实施例提供一种测试通信系统，该测试通信系统包括虚拟探针接口电路10、测试模块20和上位机30。该虚拟探针接口电路10通过jtag接口与上位机30相连接。
39.其中，该虚拟探针接口电路10包括状态机101、移位寄存器电路102、握手同步电路103、内部信号监控电路104，可选地，还可以包括可扩展单元105。
40.所述状态机101，又称为jtag测试访问端口(testaccess port，tap)状态机，用于解析jtag输入信号，并输出解析状态至所述移位寄存器电路102。
41.所述移位寄存器电路102，又称jtag边界扫描(boundary scan，bscan)，用于根据来自状态机101的解析状态，移位配置内部信号监控电路104中的控制寄存器，和/或，移位输出内部信号监控电路104中的状态寄存器的值。
42.所述内部信号监控电路104，用于对测试模块105内部信号进行监控。可选地，内部信号监控电路104包括内部信号控制电路1041和内部信号监测电路1042。内部信号控制电路1041，用于配置内部信号监控电路104中的控制寄存器，通过控制寄存器实现对测试模块内部信号的输入驱动控制，其中，控制寄存器可通过移位寄存器电路102动态配置，控制寄存器产生的输入驱动控制可直接接到测试模块20相应的输入信号处。
43.内部信号监测电路1042，用于移位输出内部信号监控电路104中的状态寄存器的值，并通过内部信号监控电路104回读状态寄存器值，其中，测试模块20的内部信号的状态变化是指在两次回读状态寄存器值之间的变化，内部信号值的变化情况包括不变、增大、减小、既有增大又有减小的4种变化状态。
44.所述握手同步电路103，用于将所述控制寄存器和所述状态寄存器进行跨时域同步，握手同步电路103，具体用于将所述控制寄存器从外部时钟域同步到内部时钟域，以及，将所述状态寄存器从内部时钟域同步到外部时钟域。
45.可选地，虚拟探针接口电路10还可以包括：可扩展功能单元105，比如片上监测电路(chip watcher circuit，cwc)，以及所述内部信号监控电路104为至少两个，可例化多个内部信号监控电路104，所述至少两个内部信号监控电路104工作在不同时钟域中。
46.如图2所示，上述内部信号控制电路1041中的控制寄存器包括至少一个控制测试信号组201，控制测试信号组201为m个二进制位，控制测试信号组201的数量和位宽可通过
参数传入。全部或部分所述至少一个控制测试信号组包括信号控制位202；所述信号控制位202可以为m个二进制位，用于控制测试模块105内部信号的输入值。需要说明的是，图2所示的结构可以由fpga实现，图2所示的结构只是满足该电路设计的一种实例，本领域技术人员可根据实际需求，自行添加或修改控制寄存器结构。
47.如图3所示，上述内部信号监测电路1042包括至少一个n个二进制位的监测测试信号组301，全部或部分所述至少一个监测测试信号组301包括状态变化指示位303和监测值指示位302；所述状态变化指示位303为2个二进制位，用于指示测试模块105内部信号的状态变化信息；所述监测值指示位302为k个二进制位，用于指示测试模块105内部信号的实时输出值，具体来说，，指示了在两次jtag回读之间测试模块20内部信号的状态变化情况，包括了不变、增大、减小、既有增大又有减小的4种变化状态。
48.可见，上述虚拟探针接口电路因包括控制寄存器，该控制寄存器可对测试模块20的内部信号进行输入驱动控制；另外该电路还包括状态寄存器，该状态寄存器可对测试模块20的内部信号进行输出监测，包括了内部信号的实时输出值监测，以及内部信号的状态变化观测，该虚拟探针接口电路具有测试方便且灵活低成本的优势，并且可以灵活支持各种类型的待测试fpga电路。
49.应理解，图1仅为便于理解而示例的简化示意图，该虚拟探针接口电路中还可以包括其他可扩展功能单元和其它内部信号监控电路104，图1中未予以画出。
50.本发明实施例提供的一种fpga信号监控方法，该方法可以由图1所示的虚拟探针接口电路来执行。如图4所示，示出本发明实施例提供的一种fpga信号监控方法，该方法包括：
51.s401，状态机101接收第一jtag输入指令，根据所述第一jtag输入指令将内部信号监控电路104中的控制寄存器设置为开。
52.举例来说，测试人员操作上位机30，通过在上位机30进行软件配置，使得触发上位机30通过jtag接口向虚拟探针接口电路10的状态机101发送第一jtag输入指令，然后状态机101对第一jtag输入指令进行解析，将控制寄存器设置为开。
53.s402，状态机101和移位寄存器电路102共同配置控制寄存器，以对测试模块105内部信号输入进行驱动控制。
54.示例性地，测试人员可通过上位机30上的图形用户界面软件配置虚拟探针接口电路10，以对测试模块20内部信号输入达到期望的驱动控制。
55.s403，当控制寄存器配置完成后，握手同步电路103握手同步控制寄存器，以将控制寄存器从外部时钟域同步到内部时钟域。
56.s404，当时钟域同步完成后，根据控制寄存器，生成信号的输入控制信号，以驱动测试模块105内部信号。
57.另外，本发明实施例还提供一种fpga信号监控方法，该方法可以由图1所示的虚拟探针接口电路来执行。如图5所示，示出本发明实施例提供的一种fpga信号监控方法，该方法包括：
58.s501，状态机101接收第二jtag输入指令，根据所述第二jtag输入指令将内部信号监控电路104中的状态寄存器设置为开。
59.举例来说，测试人员操作上位机30，通过在上位机30进行软件配置，使得触发上位
机30通过jtag接口向虚拟探针接口电路10的状态机101发送第二jtag输入指令，然后状态机101对第二jtag输入指令进行解析，将状态寄存器设置为开。
60.s502，内部信号监测电路105中的状态寄存器对测试模块105内部信号进行输出监测，产生状态寄存器的值。
61.示例性地，测试人员可通过上位机30上的图形用户界面软件配置虚拟探针接口电路10，以监测测试模块20内部信号，监测内容包括测试模块20内部信号的实时输出值，以及两次jtag边界扫描之间内部信号的状态变化情况，如变大、变小等信息。
62.s503，握手同步电路103握手同步状态寄存器，以将状态寄存器从内部时钟域同步到外部时钟域。
63.s504，当时钟域同步完成后，状态机101和移位寄存器电路102共同回读状态寄存器中的值。
64.可选地，上位机30可以从虚拟探针接口电路10获取状态寄存器的值，并在gui界面进行显示。
65.值得说明的是，上述图4所示的实施例和上述图5所示的实施例可以相互结合，可以先执行上述图4所示的实施例所述方法，再执行上述图5所示的实施例所述的方法；也可以先执行上述图5所示的实施例所述的方法，再执行上述图4所示的实施例所述的方法。
66.所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的系统、装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
67.在本发明所提供的几个实施例中，应该理解到，所揭露的系统、装置和方法，可以通过其它的方式实现。例如，以上所描述的虚拟探针接口电路的实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。所述功能如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备)执行本发明各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：u盘、移动硬盘、只读存储器(read-only memory，rom)、随机存取存储器(random access memory，ram)、磁碟或者光盘各种可以存储程序代码的介质。
68.以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。
69.应注意，本发明实施例中的虚拟探针接口电路可以集成于系统芯片，该系统芯片具有信号的处理能力。在实现过程中，上述方法实施例的各步骤可以通过处理器中的硬件的集成逻辑电路或者软件形式的指令完成。上述的系统芯片可以是通用处理器、数字信号处理器(digital signal processor，dsp)、专用集成电路(application specific integrated circuit，asic)、现成可编程门阵列(field programmable gate array，fpga)
或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件。可以实现或者执行本发明实施例中的公开的各方法、步骤及逻辑框图。通用处理器可以是微处理器或者该处理器也可以是任何常规的处理器。结合本发明实施例所公开的方法的步骤可以直接体现为硬件译码处理器执行完成，或者用译码处理器中的硬件及软件模块组合执行完成。软件模块可以位于随机存储器，闪存、只读存储器，可编程只读存储器或者电可擦写可编程存储器、寄存器本领域成熟的存储介质中。该存储介质位于存储器，处理器读取存储器中的信息，结合其硬件完成上述方法的步骤。
70.可以理解，本发明实施例中的存储器可以是易失性存储器或非易失性存储器，或可包括易失性和非易失性存储器两者。其中，非易失性存储器可以是只读存储器(read-only memory，rom)、可编程只读存储器(programmable rom，prom)、可擦除可编程只读存储器(erasable prom，eprom)、电可擦除可编程只读存储器(electrically eprom，eeprom)或闪存。易失性存储器可以是随机存取存储器(random access memory，ram)，其用作外部高速缓存。通过示例性但不是限制性说明，许多形式的ram可用，例如静态随机存取存储器(static ram，sram)、动态随机存取存储器(dynamic ram，dram)、同步动态随机存取存储器(synchronous dram，sdram)、双倍数据速率同步动态随机存取存储器(double data rate sdram，ddr sdram)、增强型同步动态随机存取存储器(enhanced sdram，esdram)、同步连接动态随机存取存储器(synchlink dram，sldram)和直接内存总线随机存取存储器(direct rambus ram，dr ram)。应注意，本文描述的系统和方法的存储器旨在包括但不限于这些和任意其它适合类型的存储器。
71.本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。
72.总之，以上所述仅为本发明技术方案的较佳实施例而已，并非用于限定本发明的保护范围。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

技术特征：
1.一种虚拟探针接口电路，其特征在于，包括状态机、移位寄存器电路、握手同步电路、内部信号监控电路，其中：所述状态机，用于解析联合测试工作组jtag输入信号，并输出解析状态至所述移位寄存器电路；所述移位寄存器电路，用于根据来自状态机的解析状态，移位配置内部信号监控电路中的控制寄存器，和/或，移位输出内部信号监控电路中的状态寄存器的值；所述握手同步电路，用于将所述控制寄存器和所述状态寄存器进行跨时域同步；所述内部信号监控电路，用于对测试模块内部信号进行监控。2.根据权利要求1所述的虚拟探针接口电路，其特征在于，所述内部信号监控电路包括：内部信号控制电路和内部信号监测电路；内部信号控制电路包括所述控制寄存器，用于通过所述控制寄存器对测试模块内部信号进行输入驱动控制；内部信号监测电路包括所述状态寄存器，用于对测试模块内部信号进行输出监测。3.根据权利要求2所述的虚拟探针接口电路，其特征在于，所述握手同步电路，具体用于将所述控制寄存器从外部时钟域同步到内部时钟域，以及，将所述状态寄存器从内部时钟域同步到外部时钟域。4.根据权利要求1至3任一项所述的虚拟探针接口电路，其特征在于，所述控制寄存器包括至少一个控制测试信号组，全部或部分所述至少一个控制测试信号组包括信号控制位；所述信号控制位用于控制测试模块内部信号的输入值。5.根据权利要求1至3任一项所述的虚拟探针接口电路，其特征在于，所述状态寄存器包括至少一个监测测试信号组，全部或部分所述至少一个监测测试信号组包括状态变化指示位和监测值指示位；所述状态变化指示位，用于指示测试模块内部信号的状态变化信息；所述监测值指示位，用于指示测试模块内部信号的实时输出值。6.根据权利要求1至3任一项所述的虚拟探针接口电路，其特征在于，所述虚拟探针接口电路还包括：可扩展功能单元，所述内部信号监控电路为至少两个，所述至少两个内部信号监控电路工作在不同时钟域中。7.一种fpga信号监控方法，其特征在于，应用于包括状态机、移位寄存器电路、握手同步电路和内部信号监控电路的虚拟探针接口电路，所述方法包括：所述状态机接收第一jtag输入指令，根据所述第一jtag输入指令将内部信号监控电路中的控制寄存器设置为开；所述状态机和所述移位寄存器电路共同配置控制寄存器，以对测试模块内部信号输入进行驱动控制；当控制寄存器配置完成后，所述握手同步电路握手同步控制寄存器，以将控制寄存器从外部时钟域同步到内部时钟域；当时钟域同步完成后，所述内部信号监控电路根据控制寄存器，生成信号的输入控制信号，以驱动测试模块的内部信号。8.根据权利要求7所述的方法，其特征在于，所述方法还包括：所述状态机接收第二jtag输入指令，根据所述第二jtag输入指令将内部信号监控电路中的状态寄存器设置为开；
所述内部信号监测电路中的状态寄存器对测试模块内部信号进行输出监测，产生状态寄存器的值；所述握手同步电路握手同步状态寄存器，以将状态寄存器从内部时钟域同步到外部时钟域；当时钟域同步完成后，所述状态机和所述移位寄存器电路共同回读状态寄存器中的值。9.一种fpga，其特征在于，所述fpga包括如权利要求1至6任一项所述的虚拟探针接口电路。10.一种系统芯片，其特征在于，所述系统芯片包括如权利要求9所述的fpga。

技术总结
本发明提供了一种虚拟探针接口电路、方法、FPGA和系统芯片，该虚拟探针接口电路包括状态机、移位寄存器电路、握手同步电路、内部信号监控电路，其中：所述状态机，用于解析联合测试工作组JTAG输入信号，并输出解析状态至所述移位寄存器电路；所述移位寄存器电路，用于根据来自状态机的解析状态，移位配置内部信号监控电路中的控制寄存器，和/或，移位输出内部信号监控电路中的状态寄存器；所述握手同步电路，用于将所述控制寄存器和所述状态寄存器进行跨时域同步；所述内部信号监控电路，用于对测试模块内部信号进行监控。该电路用以用以实现监控FPGA电路的内部信号。现监控FPGA电路的内部信号。现监控FPGA电路的内部信号。


技术研发人员：刘越洋
受保护的技术使用者：上海安路信息科技股份有限公司
技术研发日：2021.12.07
技术公布日：2022/3/8