半导体装置以及半导体装置的制造方法与流程

本公开涉及半导体装置以及半导体装置的制造方法。

背景技术：

1、半导体装置具有在半导体基板设置有igbt(insulated gate bipolartransistor：绝缘栅双极型晶体管)、二极管等半导体元件的构造。专利文献1所记载的半导体装置具有将半导体基板与布线层连接的接触插头。由于接触插头使形成于其上部的电极平坦化，所以之后的半导体装置的制造工序中的组装性提高。

2、专利文献1：日本特开2019-29581号公报

3、在设置于半导体基板之上的布线或电极被平坦化的情况下，形成于其半导体基板的上表面的各层的界面也被平坦化，因此这些层构造经不住横向的应力。

技术实现思路

1、本公开为了解决上述的课题，其目的在于提供一种维持组装性且应力耐量提高的半导体装置。

2、本公开所涉及的半导体装置包括多个沟槽、多个沟槽电极、绝缘膜以及第1电极。多个沟槽设置于半导体基板的上表面。多个沟槽电极分别设置于多个沟槽的内部。绝缘膜覆盖多个沟槽电极中的两个以上的沟槽电极。第1电极设置于绝缘膜上。绝缘膜包括开口，该开口设置于被该绝缘膜覆盖的两个以上的沟槽电极之间。第1电极以堵塞开口的方式设置于半导体基板上。多个沟槽电极的每一个的上表面包括第1凹部。绝缘膜的上表面在第1凹部的正上方包括第2凹部。第1电极的上表面在开口的正上方包括第3凹部。

3、根据本公开，提供维持组装性且应力耐量提高的半导体装置。

4、本公开的目的、特征、方面以及优点通过以下详细的说明和所附附图而变得更加清楚。

技术特征：

1.一种半导体装置，其中，

2.根据权利要求1所述的半导体装置，其中，

3.根据权利要求1或2所述的半导体装置，其中，

4.根据权利要求3所述的半导体装置，其中，

5.根据权利要求3或4所述的半导体装置，其中，

6.根据权利要求3～5中任一项所述的半导体装置，其中，

7.根据权利要求1～6中任一项所述的半导体装置，其中，

8.根据权利要求1～7中任一项所述的半导体装置，其中，

9.根据权利要求1～8中任一项所述的半导体装置，其中，

10.根据权利要求1～9中任一项所述的半导体装置，其中，

11.根据权利要求3所述的半导体装置，其中，

12.根据权利要求3所述的半导体装置，其中，

13.根据权利要求1～12中任一项所述的半导体装置，其中，

14.根据权利要求3所述的半导体装置，其中，

15.根据权利要求1～14中任一项所述的半导体装置，其中，

16.根据权利要求1～15中任一项所述的半导体装置，其中，

17.根据权利要求1～16中任一项所述的半导体装置，其中，

18.根据权利要求17所述的半导体装置，其中，

19.一种半导体装置的制造方法，是权利要求3所述的半导体装置的制造方法，其中，

20.一种半导体装置的制造方法，是权利要求17所述的半导体装置的制造方法，其中，

21.一种半导体装置的制造方法，是权利要求18所述的半导体装置的制造方法，其中，

技术总结
本公开的目的在于，提供维持组装性并且提高应力耐量的半导体装置。半导体装置包括多个沟槽、多个沟槽电极、绝缘膜以及第1电极。多个沟槽电极分别设置于多个沟槽的内部。绝缘膜覆盖多个沟槽电极中的两个以上的沟槽电极。第1电极设置于绝缘膜之上。绝缘膜包括设置于被该绝缘膜覆盖的两个以上的沟槽电极之间的开口。第1电极以堵塞开口的方式设置于半导体基板之上。多个沟槽电极的每一个沟槽电极的上表面包括第1凹部。绝缘膜的上表面在第1凹部的正上方包括第2凹部。第1电极的上表面在开口的正上方包括第3凹部。

技术研发人员：原田健司
受保护的技术使用者：三菱电机株式会社
技术研发日：
技术公布日：2024/12/5