半导体器件的制作方法

本公开涉及一种半导体器件，更具体地，涉及一种包括竖直双极结型晶体管的半导体器件。

背景技术：

1、半导体器件可以包括由mos(金属氧化物半导体)场效应晶体管(fet)构成的集成电路。随着半导体器件的尺寸和设计规则逐渐减小，mos场效应晶体管的缩小也逐渐加大。随着mos场效应晶体管的尺寸减小，半导体器件的操作特性可能恶化。因此，正在研究用于形成具有更好性能的半导体器件同时克服由于半导体器件的高集成度引起的限制的各种方案。

技术实现思路

1、本公开要实现的技术目的是提供一种具有改善的电特性的半导体器件。

2、本公开的未提及的各种组合和修改可以基于以下描述来理解，并且可以基于根据本公开的实施例来更清楚地理解。此外，应当理解，本公开的各种实施例可以使用权利要求中所示的手段或其组合来实现。

3、根据本公开的一方面，提供了一种半导体器件，包括：衬底中的阱区，其中，阱区具有第一导电类型；阱区中的一个或多个杂质注入区，其中，一个或多个杂质注入区具有与第一导电类型不同的第二导电类型，并且一个或多个杂质注入区沿第一方向布置；一个或多个杂质注入区上的第一鳍结构，其中，第一鳍结构具有第二导电类型，并且其中，第一鳍结构包括交替地堆叠的第一半导体图案和第一牺牲图案；第一鳍结构上的第一接触部；阱区上的第一外延图案，其中，第一外延图案具有第一导电类型；以及第一外延图案上的第二接触部。

4、根据本公开的一方面，提供了一种半导体器件，包括：整个衬底中的阱区，其中，阱区具有第一导电类型；阱区中的一个或多个杂质注入区，其中，一个或多个杂质注入区具有与第一导电类型不同的第二导电类型；一个或多个杂质注入区中的至少一个杂质注入区上的第一鳍结构，其中，第一鳍结构具有第二导电类型；以及阱区上的外延图案，其中，外延图案具有第一导电类型。

5、根据本公开的一方面，提供了一种半导体器件，包括：阱区，在衬底中并且具有第一导电类型；阱区中的一个或多个杂质注入区，具有与第一导电类型不同的第二导电类型，其中，一个或多个杂质注入区沿第一方向布置；一个或多个杂质注入区上的第一接触部；阱区上的第二接触部；第一-第一金属线，电连接到第一接触部，并且在与第一方向交叉的第二方向上延伸；第一-第二金属线，电连接到第二接触部，并且在第二方向上延伸；第二-第一金属线，电连接到第一-第一金属线，并且在第一方向上延伸；以及第二-第二金属线，电连接到第一-第二金属线，并且在第一方向上延伸。

技术特征：

1.一种半导体器件，包括：

2.根据权利要求1所述的半导体器件，还包括：

3.根据权利要求1所述的半导体器件，其中，所述衬底具有所述第二导电类型，

4.根据权利要求1所述的半导体器件，其中，所述一个或多个杂质注入区沿与所述第一方向交叉的第二方向布置。

5.根据权利要求4所述的半导体器件，其中，所述衬底具有所述第二导电类型，

6.根据权利要求1所述的半导体器件，还包括：

7.根据权利要求1所述的半导体器件，还包括多个栅结构，其中，所述多个栅结构之一在多个阱区中的相应阱区上，其中，所述栅结构沿所述第一方向延伸，并且沿与所述第一方向交叉的第二方向布置，

8.根据权利要求1所述的半导体器件，还包括所述阱区上的第二鳍结构，其中，所述第二鳍结构包括多个第二半导体图案，

9.根据权利要求1所述的半导体器件，其中，所述阱区在整个所述衬底中。

10.一种半导体器件，包括：

11.根据权利要求10所述的半导体器件，其中，所述一个或多个杂质注入区沿第一方向布置并且沿与所述第一方向交叉的第二方向延伸，以及

12.根据权利要求10所述的半导体器件，其中，所述一个或多个杂质注入区沿第一方向和与所述第一方向交叉的第二方向布置，以及

13.根据权利要求10所述的半导体器件，其中，所述第一鳍结构包括交替地堆叠在所述一个或多个杂质注入区上的第一半导体图案和第一牺牲图案。

14.根据权利要求10所述的半导体器件，还包括所述第一鳍结构上的多个栅结构，其中，所述栅结构沿第一方向延伸，并且沿与所述第一方向交叉的第二方向布置。

15.根据权利要求10所述的半导体器件，还包括：

16.根据权利要求15所述的半导体器件，其中，所述多个栅结构各自包括：

17.根据权利要求16所述的半导体器件，其中，所述多个栅结构还包括所述栅电极的侧表面的一部分上的内部间隔物，其中，所述一部分设置在所述阱区和与所述阱区相邻的所述第二半导体图案之间、以及所述多个第二半导体图案中的相邻第二半导体图案之间。

18.一种半导体器件，包括：

19.根据权利要求18所述的半导体器件，还包括：

20.根据权利要求18所述的半导体器件，还包括：

技术总结
提供一种半导体器件。该半导体器件包括：至少一个阱区，在衬底中并且具有第一导电类型；杂质注入区，在阱区中并且具有与第一导电类型不同的第二导电类型，并且沿第一方向布置；第一鳍结构，在杂质注入区上并且具有第二导电类型，其中，第一鳍结构包括交替地堆叠的第一半导体图案和第一牺牲图案；第一鳍结构上的第一接触部；第一外延图案，在阱区上并且具有第一导电类型；以及第二接触部，在第一外延图案上。

技术研发人员：金永权,姜明吉,金珍圭,金洞院,朴范琎
受保护的技术使用者：三星电子株式会社
技术研发日：
技术公布日：2024/12/5