一种静电放电电路、显示基板和显示装置的制作方法

本公开涉及显示，尤其涉及一种静电放电电路、显示基板和显示装置。

背景技术：

1、在显示领域，静电是造成产品失效的重要原因之一，现有技术中采用静电放电电路对信号线上的静电进行释放。但是，现有技术中的静电放电电路占用空间比较大，不利于实现产品的窄边框。

技术实现思路

1、本公开实施例提供一种静电放电电路、显示基板和显示装置，以解决或缓解现有技术中的一项或更多项技术问题。

2、作为本公开实施例的第一个方面，本公开实施例提供一种静电放电电路，包括：

3、第一晶体管，第一晶体管的栅极用于与信号线耦接，第一晶体管的栅极和第一极均与第一节点耦接，第一晶体管的第二极与第二节点耦接；

4、第二晶体管，第二晶体管的栅极用于与静电防护线耦接，第二晶体管的栅极和第一极均与第三节点耦接，第二晶体管的第二极与第四节点耦接；

5、n个第三晶体管，n个第三晶体管的第一极和第二极依次串联耦接，第一个第三晶体管的第一极与第一节点耦接，第n个第三晶体管的第二极与第三节点耦接；

6、n-1个第四晶体管，n-1个第四晶体管的第一极和第二极依次串联耦接，第一个第四晶体管的第一极与第二节点耦接，第n-1个第四晶体管的第二极与第四节点耦接；

7、其中，自第一晶体管朝向第二晶体管方向，第i个第三晶体管的栅极与第i个第四晶体管的第一极耦接，第i个第四晶体管的栅极与第i个第三晶体管的第二极耦接，第n个第三晶体管的栅极与第四节点耦接，n为大于等于1的正整数，i为1、2、…、n-1。

8、在一些实施例中，

9、第三晶体管的数量为1个，第四晶体管的数量为0个，第三晶体管的第一极与第一节点耦接，第三晶体管的第二极与第三节点耦接，第三晶体管的栅极与第二节点或第四节点耦接；或者，

10、第三晶体管的数量为2个，第四晶体管的数量为1个，第一个第三晶体管的第一极与第一节点耦接，第一个第三晶体管的第二极与第二个第三晶体管的第一极耦接，第二个第三晶体管的第二极与第三节点耦接；第四晶体管的第一极和第二极分别与第二节点和第四节点耦接，第一个第三晶体管的栅极与第四晶体管的第一极耦接，第二个第三晶体管的栅极与第四节点耦接，第四晶体管的栅极与第一个第三晶体管的第二极耦接。

11、在一些实施例中，第三晶体管的沟道的宽长比小于第四晶体管的沟道的宽长比，第三晶体管的沟道的长度大于第四晶体管的沟道的长度。

12、在一些实施例中，第三晶体管的沟道的宽长比为(2～5)μm/(40～80)μm。

13、在一些实施例中，第一晶体管和第二晶体管的沟道的宽长比均为(2～5)μm/(5～10)μm，和/或；

14、第四晶体管的沟道的宽长比为(2～5)μm/(5～10)μm。

15、在一些实施例中，各晶体管的有源层材料的迁移率大于或等于10。

16、在一些实施例中，各晶体管的有源层材料包括金属氧化物半导体材料。

17、在一些实施例中，各晶体管的有源层均包括在衬底的一侧叠层设置的第一子有源层和第二子有源层，第一子有源层相对于第二子有源层靠近衬底；

18、第一子有源层的材料包括氧化铟镓锌锡和氧化铟镓中的至少一种；第二子有源层的材料包括铟镓锌氧化物，第二子有源层的材料中铟、镓、锌的原子比为1:1:1。

19、在一些实施例中，第一子有源层的厚度为10nm～20nm，第二子有源层的厚度为10nm～50nm。

20、在一些实施例中，静电放电电路位于衬底的一侧，各晶体管的有源层同层设置，各晶体管的沟道的长度方向均沿第一方向，n个第三晶体管的有源层依次沿第一直线排布，第一晶体管、n-1个第四晶体管和第二晶体管的有源层依次沿第二直线排布，第一直线和第二直线均沿第一方向延伸且相互平行。

21、在一些实施例中，包括：

22、有源材料层，位于衬底的一侧，包括各晶体管的有源层；

23、第一绝缘层，位于有源材料层的背离衬底的一侧；

24、第一金属层，位于第一绝缘层的背离衬底的一侧，包括各晶体管的栅极；

25、第二绝缘层，位于第一金属层的背离衬底的一侧；

26、第二金属层，位于第二绝缘层的背离衬底的一侧，包括各晶体管的第一极和第二极，第一极和第二极分别与对应有源层的第一导体化区域和第二导体化区域耦接。

27、作为本公开实施例的第二方面，本公开实施例提供一种显示基板，包括显示区和非显示区，还包括权利要求1-11中任一项的静电放电电路，静电放电电路位于非显示区。

28、在一些实施例中，还包括信号线和公共电极线，静电放电电路中的第一晶体管的栅极与信号线耦接，静电放电电路中的第二晶体管的栅极与公共电极线耦接。

29、作为本公开实施例的第三方面，本公开实施例提供一种显示装置，包括本公开任一实施例中的静电放电电路；或者，包括本公开任一实施例中的显示基板。

30、本公开实施例的静电放电电路，n个第三晶体管和第一晶体管m1配合释放静电，降低了晶体管的vds限制了一部分静电释放电流，因此，相比于图1所示的静电放电电路，本公开实施例中晶体管的沟道长度之和可以大大减小，从而可以大大减小静电放电电路做占用的面积，有利于实现窄边框。

31、上述概述仅仅是为了说明书的目的，并不意图以任何方式进行限制。除上述描述的示意性的方面、实施方式和特征之外，通过参考附图和以下的详细描述，本公开进一步的方面、实施方式和特征将会是容易明白的。

技术特征：

1.一种静电放电电路，其特征在于，包括：

2.根据权利要求1所述的静电放电电路，其特征在于，

3.根据权利要求1所述的静电放电电路，其特征在于，所述第三晶体管的沟道的宽长比小于所述第四晶体管的沟道的宽长比，所述第三晶体管的沟道的长度大于所述第四晶体管的沟道的长度。

4.根据权利要求3所述的静电放电电路，其特征在于，所述第三晶体管的沟道的宽长比为(2～5)μm/(40～80)μm。

5.根据权利要求4所述的静电放电电路，其特征在于，所述第一晶体管和所述第二晶体管的沟道的宽长比均为(2～5)μm/(5～10)μm，和/或；

6.根据权利要求1所述的静电放电电路，其特征在于，各晶体管的有源层材料的迁移率大于或等于10。

7.根据权利要求6所述的静电放电电路，其特征在于，各晶体管的有源层材料包括金属氧化物半导体材料。

8.根据权利要求7所述的静电放电电路，其特征在于，各晶体管的有源层均包括在衬底的一侧叠层设置的第一子有源层和第二子有源层，所述第一子有源层相对于所述第二子有源层靠近所述衬底；

9.根据权利要求8所述的静电放电电路，其特征在于，所述第一子有源层的厚度为10nm～20nm，所述第二子有源层的厚度为10nm～50nm。

10.根据权利要求1所述的静电放电电路，其特征在于，所述静电放电电路位于衬底的一侧，各晶体管的有源层同层设置，各晶体管的沟道的长度方向均沿第一方向，n个所述第三晶体管的有源层依次沿第一直线排布，所述第一晶体管、n-1个第四晶体管和所述第二晶体管的有源层依次沿第二直线排布，所述第一直线和所述第二直线均沿所述第一方向延伸且相互平行。

11.根据权利要求1所述的静电放电电路，其特征在于，包括：

12.一种显示基板，其特征在于，包括显示区和非显示区，还包括权利要求1-11中任一项所述的静电放电电路，所述静电放电电路位于所述非显示区。

13.根据权利要求12所述的显示基板，其特征在于，还包括信号线和公共电极线，所述静电放电电路中的第一晶体管的栅极与所述信号线耦接，所述静电放电电路中的第二晶体管的栅极与所述公共电极线耦接。

14.一种显示装置，其特征在于，包括权利要求1-11中任一项所述的静电放电电路；或者，包括权利要求12-13中任一项所述的显示基板。

技术总结
本公开实施例提供一种静电放电电路、显示基板和显示装置。静电放电电路，包括：第一晶体管，其栅极与信号线、第一极耦接；第二晶体管，其栅极与静电防护线、第一极耦接；N个第三晶体管依次串联耦接，第一个第三晶体管的第一极与第一晶体管的第一极耦接，第N个第三晶体管的第二极与第二晶体管的第一极耦接；N‑1个第四晶体管依次串联耦接，第一个第四晶体管的第一极与第一晶体管的第二极耦接，第N‑1个第四晶体管的第二极与第二晶体管的第二极耦接；第i个第三晶体管的栅极与第i个第四晶体管的第一极耦接，第i个第四晶体管的栅极与第i个第三晶体管的第二极耦接，第N个第三晶体管的栅极与第二晶体管的第二极耦接。

技术研发人员：王章涛,张然,邹志翔,林亮,谢勇贤,魏旃
受保护的技术使用者：合肥鑫晟光电科技有限公司
技术研发日：
技术公布日：2024/12/5