半导体堆叠结构及其形成方法、电子设备与流程

本申请涉及半导体，尤其涉及一种半导体堆叠结构及其形成方法、电子设备。

背景技术：

1、半导体堆叠结构包括多个半导体器件，被广泛用于诸如个人电脑、手机、数码相机和其它电子设备的各种电子应用中。但是受到半导体工艺限制，难以通过进一步减小半导体器件的尺寸以减小半导体堆叠结构的面积，从而无法满足半导体堆叠结构高集成度、小尺寸和优异性能的需求。

技术实现思路

1、本申请实施例提供一种半导体堆叠结构及其形成方法、电子设备，用于进一步降低半导体堆叠结构的面积。

2、为了实现上述目的，本申请实施例提供了以下技术方案：

3、第一方面，提供一种半导体堆叠结构。该半导体堆叠结构包括：第一半导体器件和设置在第一半导体器件上的第二半导体器件，第一半导体器件和第二半导体器件电连接，其中，第一半导体器件包括第一沟道，以及设置在第一沟道两端的第一源极区和第一漏极区；第一源极区包括第一源极接触端；第一漏极区包括第一漏极接触端；第二半导体器件包括第二沟道，以及设置在第二沟道两端的第二源极区和第二漏极区；第二源极区包括第二源极接触端；第二漏极区包括第二漏极接触端；第二半导体器件的第二沟道在第一沟道上的投影与第一沟道至少部分重合；第一源极接触端以及第一漏极接触端均向第一沟道的延伸方向的一侧延伸；第二源极接触端和第一源极接触端的延伸方向相反，第二漏极接触端和第一漏极接触端的延伸方向相反。

4、在本实施方式中，通过设置第二源极接触端和第一源极接触端的延伸方向相反，第二漏极接触端和第一漏极接触端的延伸方向相反，从而避免了第一半导体器件和第二半导体器件之间短路。由于设置第二半导体器件中的第二沟道与第一半导体器件中的第一沟道位置相对应，所以可降低每个半导体器件中的寄生电容和电阻。而且可通过进一步减小半导体器件中各部分的尺寸，以进一步减小半导体堆叠结构的面积，提高半导体器件的密度，从而提高该半导体堆叠结构的性能。

5、在一种可能的实施方式中，第一源极接触端和第一漏极接触端的延伸方向分别与第一沟道的延伸方向垂直；第二源极接触端和第二漏极接触端的延伸方向分别与第二沟道的延伸方向垂直。

6、在一种可能的实施方式中，第一半导体器件还包括设置在第一沟道上的第一栅极，第二半导体器件包括设置在第二沟道上的第二栅极；第一栅极与第二栅极电连接；第二栅极在第一栅极上的投影与第一栅极存在重合部分，其中，重合部分与第一沟道以及第二沟道在第一栅极上的投影无交叠；第一栅极向第一沟道的延伸方向的一侧延伸；第二栅极向第二沟道的延伸方向的一侧延伸。

7、在一种可能的实施方式中，第一半导体器件中的第一沟道、第一源极区和第一漏极区均制作于体硅、绝缘体上的硅、或准单晶硅中的任意一种上。

8、在一种可能的实施方式中，第二半导体器件中的第二沟道、第二源极区和第二漏极区均制作于准单晶硅上，以避免形成第二半导体器件时对第一半导体器件产生损坏。

9、在一种可能的实施方式中，第一沟道和第一栅极之间设置有第一介电层；第二沟道和第二栅极之间设置有第二介电层，以使第一栅极、第一源极区和第一漏极区之间电隔离。

10、在一种可能的实施方式中，第一半导体器件和第二半导体器件之间设置有隔离层，以避免半导体堆叠结构内部短路。

11、在一种可能的实施方式中，第一半导体器件为pmos器件，第二半导体器件为nmos器件；或者，第一半导体器件为nmos器件，第二半导体器件为pmos器件。

12、第二方面，提供一种半导体堆叠结构的形成方法。该形成方法包括：形成第一半导体层，在第一半导体层上形成第一半导体器件中的第一沟道，以及形成设置在第一沟道两端的第一源极区和第一漏极区，第一源极区包括第一源极接触端，第一漏极区包括第一漏极接触端；第一源极接触端以及第一漏极接触端均向第一沟道延伸方向的一侧延伸；形成第二半导体层，在第二半导体层上形成第二半导体器件中的第二沟道，以及形成设置在第二沟道两端的第二源极区和第二漏极区，第二源极区包括与第一源极接触端延伸方向相反的第二源极接触端，第二漏极区包括与第一漏极接触端延伸方向相反的第二漏极接触端；其中，第二沟道在第一沟道上的投影与第一沟道至少部分重合。

13、在一种可能的实施方式中，该方法还包括：利用体硅或绝缘体上的硅形成第一半导体层；将第一杂质离子掺杂材料注入第一半导体层中以形成第一沟道，并形成在第一沟道两端的第一源极区和第一漏极区。

14、在一种可能的实施方式中，该方法还包括：沉积第一非晶硅层，通过金属诱导横向结晶技术使第一非晶硅层中的非晶硅材料结晶为准单晶硅以形成第一半导体层；将第一杂质离子掺杂材料注入第一半导体层中以形成第一沟道，并形成在第一沟道两端的第一源极区和第一漏极区。

15、在一种可能的实施方式中，该方法还包括：在第一沟道上沉积第二非晶硅层，通过金属诱导横向结晶技术使第二非晶硅层中的非晶硅材料结晶为准单晶硅以形成第二半导体层；将第二杂质离子掺杂材料注入第二半导体层中以形成第二沟道，并形成在第二沟道两端的第二源极区和第二漏极区。

16、在一种可能的实施方式中，该方法还包括：在形成第一源极区和第一漏极区之后，在第一沟道上形成第一栅极；第一栅极向第一沟道的延伸方向的一侧延伸；在形成第二源极区和第二漏极区之后，在第二沟道上形成第二栅极；第二栅极向第二沟道的延伸方向的一侧延伸。

17、在一种可能的实施方式中，该方法还包括：在第一沟道和第一栅极之间形成覆盖第一半导体层的第一介电层；在形成第二源极区和第二漏极区之后，形成覆盖第二半导体层的第二介电层。

18、在一种可能的实施方式中，该方法还包括：在第一介电层和第二沟道之间形成隔离层。

19、在一种可能的实施方式中，该方法还包括：形成多个贯穿第一介电层、第二介电层和隔离层的导电结构；在第二介电层上形成第二栅极，第二栅极的延伸方向与第二源极接触端和第二漏极接触端的延伸方向平行，且第二栅极在第一栅极上的投影与第一栅极至少部分重合；其中，多个导电结构分别用于使第一栅极和第二栅极电连接，以及使第一漏极区和第二漏极区电连接。

20、第三方面，提供一种电子设备。该电子设备包括印刷电路板和第一方面提供的半导体堆叠结构；该半导体堆叠结构和印刷电路板电连接。

21、其中，第二方面以及第三方面中任一种可能实现方式中所带来的技术效果可参见上述第一方面不同的实施方式所带来的技术效果，此处不再赘述。

技术特征：

1.一种半导体堆叠结构，其特征在于，包括：第一半导体器件和设置在所述第一半导体器件上的第二半导体器件，所述第一半导体器件和所述第二半导体器件电连接，其中，

2.根据权利要求1所述的半导体堆叠结构，其特征在于，所述第一源极接触端和所述第一漏极接触端的延伸方向分别与所述第一沟道的延伸方向垂直；所述第二源极接触端和所述第二漏极接触端的延伸方向分别与所述第二沟道的延伸方向垂直。

3.根据权利要求1所述的半导体堆叠结构，其特征在于，所述第一半导体器件还包括设置在所述第一沟道上的第一栅极，所述第二半导体器件包括设置在所述第二沟道上的第二栅极；所述第一栅极与所述第二栅极电连接；

4.根据权利要求1所述的半导体堆叠结构，其特征在于，所述第一半导体器件中的所述第一沟道、第一源极区和第一漏极区均制作于体硅、绝缘体上的硅、或准单晶硅中的任意一种上。

5.根据权利要求1所述的半导体堆叠结构，其特征在于，所述第二半导体器件中的所述第二沟道、第二源极区和第二漏极区均制作于准单晶硅上。

6.根据权利要求3所述的半导体堆叠结构，其特征在于，所述第一沟道和所述第一栅极之间设置有第一介电层；

7.根据权利要求1所述的半导体堆叠结构，其特征在于，所述第一半导体器件和所述第二半导体器件之间设置有隔离层。

8.根据权利要求1-7中任一项所述的半导体堆叠结构，其特征在于，所述第一半导体器件为pmos器件，所述第二半导体器件为nmos器件；或者，

9.一种半导体堆叠结构的形成方法，其特征在于，包括：

10.根据权利要求9所述的方法，其特征在于，所述方法还包括：

11.根据权利要求9所述的方法，其特征在于，所述方法还包括：

12.根据权利要求9所述的方法，其特征在于，所述方法还包括：

13.根据权利要求9所述的方法，其特征在于，所述方法还包括：

14.根据权利要求13所述的方法，其特征在于，所述方法还包括：在所述第一沟道和所述第一栅极之间形成覆盖所述第一半导体层的第一介电层；

15.根据权利要求14所述的方法，其特征在于，所述方法还包括：在所述第一介电层和所述第二沟道之间形成隔离层。

16.根据权利要求15所述的方法，其特征在于，所述方法还包括：形成多个贯穿所述第一介电层、第二介电层和隔离层的导电结构；

17.一种电子设备，其特征在于，包括印刷电路板和权利要求1-8中任一项所述的半导体堆叠结构；所述半导体堆叠结构和所述印刷电路板电连接。

技术总结
本申请实施例提供一种半导体堆叠结构及其形成方法、电子设备，涉及半导体技术领域，用于进一步降低半导体堆叠结构的面积。该半导体堆叠结构包括：第一半导体器件和第二半导体器件，第一半导体器件和第二半导体器件电连接，其中，第一半导体器件包括第一沟道、第一源极区和第一漏极区；第一源极区包括第一源极接触端；第一漏极区包括第一漏极接触端；第二半导体器件包括第二沟道、第二源极区和第二漏极区；第二源极区包括第二源极接触端；第二漏极区包括第二漏极接触端；第二半导体器件的第二沟道在第一沟道上的投影与第一沟道至少部分重合；第二源极接触端和第一源极接触端的延伸方向相反，第二漏极接触端和第一漏极接触端的延伸方向相反。

技术研发人员：黄河福,徐蕾,徐慧龙
受保护的技术使用者：华为技术有限公司
技术研发日：
技术公布日：2024/12/5