一种高耐压下拉电路及模拟芯片的制作方法

本发明实施例涉及集成电路，尤其涉及一种高耐压下拉电路及模拟芯片。

背景技术：

1、随着集成电路技术的飞速发展，模拟芯片在通信、电源管理、医疗电子等多个领域发挥着越来越重要的作用，特别是在处理高压信号时，高耐压mos管因其能够承受较高的电压而成为首选。

2、然而，高耐压mos管在实际应用中存在出了一系列问题：1、反应速度慢。由于高耐压mos管的设计复杂性，其内部载流子迁移率受限，导致信号响应速度较慢，难以满足高速信号处理的需求。2、结电容大，制造成本高。高耐压mos管通常需要更厚的栅氧层以保证耐压性能，这直接导致其结电容增大，增加了信号传输的延迟和功耗。并且高耐压mos管的制造过程复杂，涉及多层掩膜和多步工艺，导致制造成本显著增加。3、闩锁效应(latch-up)风险。在高集成度的电路中，高耐压mos管容易因寄生效应引发latch-up现象，影响电路的稳定性和可靠性。

技术实现思路

1、本发明提供一种高耐压下拉电路及模拟芯片，以降低高耐压下拉电路硬件成本，减少了高耐压下拉电路所在的集成电路的latch-up风险。

2、第一方面，本发明实施例提供了一种高耐压下拉电路，包括第一晶体管、n个耐压模块和上拉模块；

3、所述第一晶体管的栅极接输入信号，所述第一晶体管的源极接地；

4、n个所述耐压模块之间串联，n个所述耐压模块中前一级所述耐压模块的第一输出端与后一级所述耐压模块的第一输入端连接，n个所述耐压模块中前一级所述耐压模块的第二输出端与后一级所述耐压模块的第二输入端连接，且第一级所述耐压模块的第一输入端连接所述第一晶体管的栅极，第一级所述耐压模块的第二输入端连接所述第一晶体管的漏极，最后一级所述耐压模块的第一输出端连接所述上拉模块的第二端；

5、所述上拉模块的第一端连接电源，所述上拉模块用于在所述输入信号为第一电压时关闭，将最后一级所述耐压模块的第一输出端的电压下拉至第二电压；所述上拉模块还用于在所述输入信号为第二电压时打开，将最后一级所述耐压模块的第一输出端的电压上拉至第三电压。

6、可选的，所述耐压模块包括第二晶体管、第一二极管和第二二极管；

7、所述第二晶体管的源极作为所述耐压模块的第一输入端，所述第二晶体管的漏极作为所述耐压模块的第一输出端；

8、所述第一二极管的输入端作为所述耐压模块的第二输入端，所述第一二极管的输出端与所述第二二极管的输出端和所述第二晶体管的栅极连接，且所述第一二极管的输出端作为所述耐压模块的第二输出端。

9、可选的，n个所述耐压模块中的最后一级所述耐压模块的第二晶体管的漏极连接所述上拉模块的第二端。

10、可选的，n个所述耐压模块中的第一级所述耐压模块的第二晶体管的源极连接所述第一晶体管的漏极，n个所述耐压模块中的第一级所述耐压模块的第一二极管的输入端连接所述第一晶体管的栅极。

11、可选的，所述高耐压下拉电路还包括信号输出端；所述上拉模块的第二端还与所述信号输出端连接。

12、可选的，所述输入信号为方波信号，所述第一电压为5v，所述第二电压为0v。

13、可选的，所述电源的电压满足：

14、vdd＝(n+1)*v1；

15、其中，vdd所述电源的电压，n+1为所述耐压模块和所述第一晶体管的总数，v1为所述第一电压。

16、可选的，所述第三电压和所述电源的电压相等。

17、可选的，所述第一晶体管和所述第二晶体管的击穿电压为10v，所述第一晶体管和所述第二晶体管的工作电压为5v。

18、第二方面，本发明实施例还提供了一种模拟芯片，所述模拟芯片包括本发明任一实施例中所述的高耐压下拉电路。

19、本发明通过提供一种高耐压下拉电路及模拟芯片，高耐压下拉电路包括第一晶体管、n个耐压模块和上拉模块；通过n个耐压模块之间串联，n个耐压模块中前一级耐压模块的第一输出端与后一级耐压模块的第一输入端连接，n个耐压模块中前一级耐压模块的第二输出端与后一级耐压模块的第二输入端连接，且第一级耐压模块的第一输入端连接第一晶体管的栅极，第一级耐压模块的第二输入端连接第一晶体管的漏极，最后一级耐压模块的第一输出端连接上拉模块的第二端，相比于仅使用一个第一晶体管的电路，通过n个耐压模块之间串联可以将高耐压下拉电路的耐压提高至n+1倍；通过上拉模块在输入信号为第一电压时关闭，将最后一级耐压模块的第一输出端的电压下拉至第二电压；在输入信号为第二电压时打开，将最后一级耐压模块的第一输出端的电压上拉至第三电压，实现高耐压下拉电路的电压下拉和上拉功能。本发明可以实现通过耐压模块的堆叠的结构，取代高耐压mos管的功能，从而减少了高耐压下拉电路中制造层次较多的高耐压mos管的使用，降低了高耐压下拉电路硬件成本，减少了高耐压下拉电路所在的集成电路的latch-up风险。

技术特征：

1.一种高耐压下拉电路，其特征在于，包括第一晶体管、n个耐压模块和上拉模块；

2.根据权利要求1所述的高耐压下拉电路，其特征在于，所述耐压模块包括第二晶体管、第一二极管和第二二极管；

3.根据权利要求2所述的高耐压下拉电路，其特征在于，n个所述耐压模块中的最后一级所述耐压模块的第二晶体管的漏极连接所述上拉模块的第二端。

4.根据权利要求2所述的高耐压下拉电路，其特征在于，n个所述耐压模块中的第一级所述耐压模块的第二晶体管的源极连接所述第一晶体管的漏极，n个所述耐压模块中的第一级所述耐压模块的第一二极管的输入端连接所述第一晶体管的栅极。

5.根据权利要求1所述的高耐压下拉电路，其特征在于，所述高耐压下拉电路还包括信号输出端；

6.根据权利要求1所述的高耐压下拉电路，其特征在于，所述输入信号为方波信号，所述第一电压为5v，所述第二电压为0v。

7.根据权利要求1所述的高耐压下拉电路，其特征在于，所述电源的电压满足：

8.根据权利要求1所述的高耐压下拉电路，其特征在于，所述第三电压和所述电源的电压相等。

9.根据权利要求2所述的高耐压下拉电路，其特征在于，所述第一晶体管和所述第二晶体管的击穿电压为10v，所述第一晶体管和所述第二晶体管的工作电压为5v。

10.一种模拟芯片，其特征在于，所述模拟芯片包括上述权利要求1-9中任一项所述的高耐压下拉电路。

技术总结
本发明公开了一种高耐压下拉电路及模拟芯片。高耐压下拉电路包括第一晶体管、N个耐压模块和上拉模块；第一晶体管的栅极接输入信号，第一晶体管的源极接地；N个耐压模块之间串联，N个耐压模块中前一级耐压模块的第一输出端与后一级耐压模块的第一输入端连接，N个耐压模块中前一级耐压模块的第二输出端与后一级耐压模块的第二输入端连接；上拉模块的第一端连接电源，上拉模块用于在输入信号为第一电压时关闭，将最后一级耐压模块的第一输出端的电压下拉至第二电压；上拉模块还用于在输入信号为第二电压时打开，将最后一级耐压模块的第一输出端的电压上拉至第三电压。本发明可以取代高耐压MOS管的功能，降低了高耐压下拉电路硬件成本。

技术研发人员：崔国庆,郑甜甜
受保护的技术使用者：上海玥晨芯半导体科技有限公司
技术研发日：
技术公布日：2024/12/5