一种芯片的封装结构和存储器的制作方法

本公开涉及半导体领域，尤其涉及一种芯片的封装结构和存储器。

背景技术：

1、目前，随着半导体领域的发展，各类半导体芯片更新换代的更新周期越来越小，因此需要提供符合新一代存储芯片需求的封装结构。

技术实现思路

1、本公开提供了一种芯片的封装结构和存储器。

2、本公开的技术方案是这样实现的：

3、第一方面，本公开实施例提供了一种芯片的封装结构，所述芯片的封装结构包括封装基板，所述封装基板的表面分布有信号引脚阵列；所述信号引脚阵列包括第一信号引脚和第二信号引脚，所述第一信号引脚和所述第二信号引脚关于所述信号引脚阵列的中心对称；

4、若所述芯片符合第一规格，则所述第一信号引脚为预留信号引脚，所述第二信号引脚用于传输地信号；

5、若所述芯片符合第二规格，则所述第一信号引脚用于传输命令地址信号，所述第二信号引脚用于传输另一命令地址信号。

6、在一些实施例中，将所述信号引脚阵列的中间n行称为中心行，将所述信号引脚阵列的中间n列称为中心列；

7、在第一方向上，所述第一信号引脚的所在列、所述中心列、所述第二信号引脚的所在列依次相邻排列；

8、在第二方向上，所述第一信号引脚的所在行、所述中心行、所述第二信号引脚的所在行依次相邻排列；

9、其中，n为正整数；所述第一方向是指所述信号引脚阵列的行方向，所述第二方向是指所述信号引脚阵列的列方向。

10、在一些实施例中，将所述信号引脚阵列的中间n行称为中心行，将所述信号引脚阵列的中间n列称为中心列；

11、在第一方向上，所述第一信号引脚的所在列、所述中心列、所述第二信号引脚的所在列依次间隔排列，且所述第一信号引脚的所在列和所述中心列之间间隔2列，所述第二信号引脚的所在列和所述中心列之间间隔2列；

12、在第二方向上，所述第一信号引脚的所在行、所述中心行、所述第二信号引脚的所在行依次相邻排列；

13、其中，n为正整数；所述第一方向是指所述信号引脚阵列的行方向，所述第二方向是指所述信号引脚阵列的列方向。

14、在一些实施例中，所述信号引脚阵列还包括多个第三信号引脚，多个所述第三信号引脚均位于所述中心列；

15、第一组所述第三信号引脚位于所述信号引脚阵列的首行，第二组所述第三信号引脚位于所述信号引脚阵列的尾行，其中，第一组所述第三信号引脚与第二组所述第三信号引脚关于所述信号引脚阵列的中心对称；

16、第三组所述第三信号引脚的所在行、所述中心行、第四组所述第三信号引脚的所在行沿第二方向相邻排列；其中，第三组所述第三信号引脚与第四组所述第三信号引脚关于所述信号引脚阵列的中心对称。

17、在一些实施例中，对于第一组或第二组的任一所述第三信号引脚，其与1个用于传输地信号的所述信号引脚相邻，且与1个用于传输电源信号的所述信号引脚相邻，且与另一所述第三信号引脚沿第一方向相邻；

18、对于第三组或第四组的任一所述第三信号引脚，其与3个用于传输地信号的所述信号引脚相邻，且与另一所述第三信号引脚沿第二方向相邻。

19、在一些实施例中，所述信号引脚阵列还包括多个第四信号引脚；

20、第一组所述第四信号引脚位于所述信号引脚阵列的首行，第二组所述第四信号引脚位于所述信号引脚阵列的尾行，第一组所述第四信号引脚的所在列位于所述中心列沿第一方向的一侧，第二组所述第四信号引脚的所在列位于所述中心列沿第一方向的另一侧；其中，第一组所述第四信号引脚与第二组所述第四信号引脚关于所述信号引脚阵列的中心对称；

21、第三组所述第四信号引脚的所在行、所述中心行和第四组所述第四信号引脚的所在行沿第二方向排列；第三组所述第四信号引脚分别位于所述中心列最靠近所述第一信号引脚的一列以及所述第一信号引脚的所在列；第四组所述第四信号引脚分别位于所述中心列最靠近所述第二信号引脚的一列以及所述第二信号引脚的所在列；其中，第三组所述第四信号引脚与第四组的第四信号引脚关于所述信号引脚阵列的中心对称。

22、在一些实施例中，对于第一组或第二组的任一所述第四信号引脚，其与用于传输地信号和/或电源信号的所述信号引脚相邻，且其与另一所述第四信号引脚沿第一方向相邻；

23、对于第三组或第四组的任一所述第四信号引脚，其仅与用于传输地信号和/电源信号的所述信号引脚相邻，且其与另一所述第四信号引脚沿对角线非相邻排列。

24、在一些实施例中，沿第一方向上，第一组所述第三信号引脚与第一组所述第四信号引脚之间间隔1个用于传输地信号的所述信号引脚；第二组所述第三信号引脚与第二组所述第四信号引脚之间间隔1个用于传输地信号的所述信号引脚。

25、在一些实施例中，第三组及第四组所述第三信号引脚用于传输时钟信号，第三组及第四组所述第四信号引脚用于传输片选信号；

26、若所述芯片符合第一规格，则第一组及第二组所述第三信号引脚不启用，第一组及第二组所述第四信号引脚不启用；

27、若所述芯片符合第二规格，则第一组及第二组所述第三信号引脚用于传输时钟信号，第一组及第二组所述第四信号引脚用于传输片选信号；或者，第一组及第二组所述第三信号引脚用于传输片选信号，第一组及第二组所述第四信号引脚用于传输时钟信号。

28、在一些实施例中，所述信号引脚阵列中还存在多个数据信号引脚；

29、第一组所述数据信号引脚位于所述中心列和所述信号引脚阵列的边缘列之间，且位于所述中心行和所述信号引脚阵列的边缘行之间；

30、第二组所述数据信号引脚位于所述信号引脚阵列的边缘列或所述信号引脚阵列的边缘行中；

31、其中，第一组所述数据信号引脚关于所述信号引脚阵列的中心对称，且第二组所述数据信号引脚关于所述信号引脚阵列的中心对称。

32、在一些实施例中，对于第一组或第二组的任一所述数据信号引脚，其仅与用于传输地信号和/或电源信号的所述信号引脚相邻；若所述芯片符合第一规格，则仅启用第一组所述数据信号引脚，且被启用的所述数据信号引脚用于传输数据信号或数据掩码反转信号；

33、若所述芯片符合第二规格，则启用所有的所述数据信号引脚，且被启用的所述数据信号引脚均用于传输数据信号。

34、在一些实施例中，所述信号引脚阵列还包括多个命令信号引脚，且多个所述命令信号引脚位于非边缘行且位于非边缘列；

35、对于所述第一信号引脚、所述第二信号引脚以及多个所述命令信号引脚中的任意一个，其仅与用于传输地信号和/或电源信号的所述信号引脚相邻。

36、在一些实施例中，所述信号引脚阵列的第一部分旋转180度后与所述信号引脚阵列的第二部分重合；所述信号引脚阵列的第一部分位于所述中心行的一侧，所述信号引脚阵列的第二部分位于所述中心行的另一侧。

37、在一些实施例中，所述信号引脚阵列共有23行，17列，n＝3；

38、若所述芯片符合第一规格，则所述信号引脚阵列的首行、首列、尾行和尾列均不启用；若所述芯片符合第二规格，则所述信号引脚阵列全部被启用；

39、每一组第三信号引脚的数量均为2，每一组第四信号引脚的数量均为2，第一组数据信号引脚的数量为36，第二组数据信号引脚的数量为12，命令信号引脚的数量为14。

40、第二方面，本公开实施例提供了一种存储器，包括如第一方面所述的芯片的封装结构。

41、本公开实施例提供了一种芯片的封装结构和存储器，能够兼容不同规格的芯片，具有更好的兼容性，产品竞争力更强。

技术特征：

1.一种芯片的封装结构，其特征在于，所述芯片的封装结构包括封装基板，所述封装基板的表面分布有信号引脚阵列；所述信号引脚阵列包括第一信号引脚和第二信号引脚，所述第一信号引脚和所述第二信号引脚关于所述信号引脚阵列的中心对称；

2.根据权利要求1所述的封装结构，其特征在于，将所述信号引脚阵列的中间n行称为中心行，将所述信号引脚阵列的中间n列称为中心列；

3.根据权利要求1所述的封装结构，其特征在于，将所述信号引脚阵列的中间n行称为中心行，将所述信号引脚阵列的中间n列称为中心列；

4.根据权利要求2或3所述的封装结构，其特征在于，所述信号引脚阵列还包括多个第三信号引脚，多个所述第三信号引脚均位于所述中心列；

5.根据权利要求4所述的封装结构，其特征在于，

6.根据权利要求5所述的封装结构，其特征在于，所述信号引脚阵列还包括多个第四信号引脚；

7.根据权利要求6所述的封装结构，其特征在于，

8.根据权利要求7所述的封装结构，其特征在于，

9.根据权利要求6所述的封装结构，其特征在于，

10.根据权利要求2或3所述的封装结构，其特征在于，所述信号引脚阵列中还存在多个数据信号引脚；

11.根据权利要求10所述的封装结构，其特征在于，

12.根据权利要求2或3所述的封装结构，其特征在于，所述信号引脚阵列还包括多个命令信号引脚，且多个所述命令信号引脚位于非边缘行且位于非边缘列；

13.根据权利要求2或3所述的封装结构，其特征在于，

14.根据权利要求2或3所述的封装结构，其特征在于，所述信号引脚阵列共有23行，17列，n＝3；

15.一种存储器，其特征在于，包括如权利要求1-14任一项所述的芯片的封装结构。

技术总结
本公开提供了一种芯片的封装结构，该封装结构包括封装基板，封装基板包括中心对称的第一信号引脚和第二信号引脚，若芯片符合第一规格，则第一信号引脚为预留信号引脚，第二信号引脚用于传输地信号；若芯片符合第二规格，则第一信号引脚用于传输命令地址信号，第二信号引脚用于传输另一命令地址信号。

技术研发人员：石宏龙,石恒荣,程景伟
受保护的技术使用者：长鑫存储技术有限公司
技术研发日：
技术公布日：2024/12/5