优先级引脚多路选择器的时序优化方法及引脚分配电路与流程
本申请属于电路设计，具体涉及一种优先级引脚多路选择器的时序优化方法及引脚分配电路。
背景技术：
1、mcu单片机集成的外设越来越多，而为了迎合不同的应用场景，芯片封装形式也是多样化的。为了尽可能的在小封装上使用更多的功能，输入输出多路复用器(iomux)定义的管脚复用功能越来越多。引脚多路选择器(pinmux)复用的复杂性直接对芯片的时序收敛带来了困难，尤其是某些对时序有高速需求、时序平衡需求的外设，比如串行外围设备接口(spi)，高精度脉冲宽度调制场景(hrpwm)等等。
2、具体来说，针对有高速需求的外设，定义其功能的信号在引脚多路选择器的优先级靠后以及固有单元库延时会导致传输速度的局限性。其中，优先级靠后属于系统需求，受限于兼容性和应用的要求，不是特别容易调整；固有单元库的延时也在项目工艺节点和标准单元库选定后无特别大的调整空间。针对有时序平衡需求的外设，需要时序平衡的多个信号通常在引脚多路选择器的优先级不同，目前主要利用增加延时单元(dummy cell)来调整时序，导致时序受到最低优先级信号的限制；并且，高速需求和时序平衡需求通常同时建立在一个外设上，虚拟延时(dummy delay)增加功能通路上的延时，导致高速和平衡不能很好的同时满足。
技术实现思路
1、本申请的目的在于提供一种优先级引脚多路选择器的时序优化方法及引脚分配电路，以解决现有技术中存在的引脚多路选择器复用的复杂性直接对芯片的时序收敛带来了困难，尤其是对时序有高速需求、时序平衡需求的外设，难以满足其高速和时序平衡需求的技术问题。
2、为了实现上述目的，本申请第一方面提供了一种优先级引脚多路选择器的时序优化方法，包括：
3、获取待时序优化的信号，并将对应同一引脚焊盘的信号收集至一队列中；
4、获取每一所述队列对应的所述引脚焊盘的引脚多路选择器初始架构，所述引脚多路选择器初始架构包括按照优先级排序的多个选择器，每一所述选择器的一个输入端连接有一信号；
5、基于所述引脚多路选择器初始架构，获取所述队列中每一信号的初始优先级，得到待优化信号和标定信号，所述待优化信号为所述队列中待提高优先级的信号，所述标定信号为所述待优化信号的时序优化目标；
6、在所述引脚多路选择器初始架构中构建更新单元，将所述待优化信号及其对应的所述标定信号连接至所述更新单元，将所述更新单元的输出端连接至目标选择器，以使所述待优化信号和所述标定信号的优先级一致，所述目标选择器为所述引脚多路选择器初始架构中所述标定信号连接的所述选择器。
7、在一个或多个实施方式中，所述队列包括待时序平衡的多个信号，所述得到待优化信号和标定信号的步骤具体为：
8、将所述队列中优先级最高的信号作为所述标定信号，将其余信号作为所述待优化信号。
9、在一个或多个实施方式中，所述队列包括有高速需求的一个或多个信号，所述得到待优化信号和标定信号的步骤具体为：
10、将所述队列中每一信号作为一所述待优化信号，将所述引脚多路选择器初始架构中处于目标优先级的信号作为所述标定信号，所述目标优先级为所述待优化信号的高速需求对应的优先级。
11、在一个或多个实施方式中，所述更新单元包括更新选择器和或门，所述更新选择器用于由所述待优化信号及其对应的所述标定信号中选择一个传输至所述目标选择器的输入端，所述或门用于将所述待优化信号的控制信号和/或所述标定信号的控制信号传输至所述目标选择器的控制端。
12、在一个或多个实施方式中，所述在初始架构中构建更新单元的步骤具体为：
13、将所述待优化信号和所述标定信号分别连接至所述更新选择器的输入端，将所述更新选择器的输出端连接至所述目标选择器的输入端；
14、将所述待优化信号的控制信号和所述标定信号的控制信号全部或部分连接至所述更新选择器的控制端，以使所述更新选择器可选择任一信号输出至所述目标选择器；
15、将所述待优化信号的控制信号和所述标定信号的控制信号连接至所述或门的输入端，将所述或门的输出端连接至所述目标选择器的控制端。
16、在一个或多个实施方式中，所述队列包括n个所述待优化信号，n个所述待优化信号对应同一所述标定信号，所述更新选择器包括n+1个输入端和1个输出端，其中，n为正整数。
17、在一个或多个实施方式中，所述队列包括m个所述待优化信号，m个所述待优化信号中的至少两个对应不同的所述标定信号，其中，m为大于1的正整数；
18、在所述引脚多路选择器初始架构中构建更新单元的步骤具体为：针对每一所述标定信号构建一所述更新单元，将所述更新单元连接至所述标定信号对应的所述目标选择器，将该所述标定信号及其对应的所述待优化信号连接至所述更新单元。
19、本申请第二方面提供了一种引脚分配电路，包括：
20、多个选择器，按照优先级排序；
21、更新单元，输入端连接有多个目标信号，输出端连接至目标选择器，以使所述多个目标信号的优先级一致，所述目标选择器为所述多个选择器中具有目标优先级的选择器。
22、在一个或多个实施方式中，所述更新单元包括：
23、更新选择器，输入端与所述多个目标信号连接，输出端连接至所述目标选择器的输入端；
24、或门，输入端与所述多个目标信号的控制信号连接，输出端与所述目标选择器的控制端连接；
25、其中，所述多个目标信号的控制信号全部或部分连接至所述更新选择器的控制端，以使所述更新选择器可选择任一所述目标信号输出至所述目标选择器。
26、在一个或多个实施方式中，所述多个选择器中，每一所述选择器的输出端连接至优先级更高的一所述选择器的输入端，优先级最高的所述选择器的输出端连接对应引脚焊盘，除所述目标选择器以外的所述选择器的输入端连接一信号，控制端连接该信号的控制信号。
27、区别于现有技术，本申请的有益效果是：
28、本申请的优先级引脚多路选择器的时序优化方法和引脚分配电路可在不修改系统引脚多路选择器定义和重新设计更快单元库的前提下，满足外设引脚多路选择器复用的高速和平衡需求，消耗资源微小；可应用至时序设计变更eco过程中，能够在不影响同一管脚其他复用功能的现有时序前提下，实现目标信号的高速需求和时序平衡需求，eco方案简单清晰。
技术特征：
1.一种优先级引脚多路选择器的时序优化方法，其特征在于，包括：
2.根据权利要求1所述的时序优化方法，其特征在于，所述队列包括待时序平衡的多个信号，所述得到待优化信号和标定信号的步骤具体为：
3.根据权利要求1所述的时序优化方法，其特征在于，所述队列包括有高速需求的一个或多个信号，所述得到待优化信号和标定信号的步骤具体为：
4.根据权利要求1所述的时序优化方法，其特征在于，所述更新单元包括更新选择器和或门，所述更新选择器用于由所述待优化信号及其对应的所述标定信号中选择一个传输至所述目标选择器的输入端，所述或门用于将所述待优化信号的控制信号和/或所述标定信号的控制信号传输至所述目标选择器的控制端。
5.根据权利要求4所述的时序优化方法，其特征在于，所述在初始架构中构建更新单元的步骤具体为：
6.根据权利要求4所述的时序优化方法，其特征在于，所述队列包括n个所述待优化信号，n个所述待优化信号对应同一所述标定信号，所述更新选择器包括n+1个输入端和1个输出端，其中，n为正整数。
7.根据权利要求4所述的时序优化方法，其特征在于，所述队列包括m个所述待优化信号，m个所述待优化信号中的至少两个对应不同的所述标定信号，其中，m为大于1的正整数；
8.一种引脚分配电路，其特征在于，包括：
9.根据权利要求8所述的引脚分配电路，其特征在于，所述更新单元包括：
10.根据权利要求8所述的引脚分配电路，其特征在于，所述多个选择器中，每一所述选择器的输出端连接至优先级更高的一所述选择器的输入端，优先级最高的所述选择器的输出端连接对应引脚焊盘，除所述目标选择器以外的所述选择器的输入端连接一信号，控制端连接该信号的控制信号。
技术总结
本申请公开了一种优先级引脚多路选择器的时序优化方法及引脚分配电路，时序优化方法包括获取待时序优化的信号，并将对应同一引脚焊盘的信号收集至一队列中；获取每一队列对应的引脚焊盘的引脚多路选择器初始架构；获取队列中每一信号的初始优先级，得到待优化信号和标定信号；构建更新单元，将待优化信号及其对应的标定信号连接至更新单元，将更新单元的输出端连接至目标选择器。本申请可在不修改系统引脚多路选择器定义和重新设计更快单元库的前提下，满足外设高速和平衡需求，消耗资源微小；可应用至时序ECO过程中，在不影响同一管脚其他复用功能的现有时序前提下，实现目标信号的高速需求和时序平衡需求。
技术研发人员：陆志伟
受保护的技术使用者：思瑞浦微电子科技（上海）有限责任公司
技术研发日：
技术公布日：2024/12/5