基于6T-SRAM的多位相乘相加运算电路及其控制方法
本申请涉及集成电路领域，特别是涉及一种基于6t-sram的多位相乘相加运算电路及其控制方法。
背景技术：
1、随着时代的发展，人工智能技术得到了广泛的应用，在其使用过程中，对于计算效率和能耗要求越来越高，传统的冯诺伊曼架构中运算模块和存储模块是分离的，需要使用数据时，需要从存储器中读取数据至运算模块使用，当前运算模块运算力发展进程已经远超内存存取速度的发展进程，大量的运行时间和功耗用于数据的存取，实际用于运算的部分很少。
2、针对传统的冯诺伊曼架构中运算电路与存储电路是分离的，进而会限制运算速度的问题，目前还需要更多的解决方案。
技术实现思路
1、在本发明中提供了一种基于6t-sram的多位相乘相加运算电路及其控制方法，以解决传统的冯诺伊曼架构中运算电路与存储电路是分离的，进而会限制运算速度的问题。
2、第一个方面，在本发明中提供了一种基于6t-sram的多位相乘相加运算电路，电路包括多个6t-sram单元、控制单元和计算单元；
3、多个所述6t-sram单元并联设置且分别采用不同字线控制，多个所述6t-sram单元的第一端连接同一第一局部位线，多个所述6t-sram单元的第二端连通同一第二局部位线；
4、所述计算单元包括第五pmos管、第六pmos管、第七pmos管、第八pmos管、第七nmos管、第八nmos管、第九nmos管和第十nmos管，第五pmos管的源极和漏极分别与第七nmos管的漏极和源极连接，第六pmos管的源极和漏极分别与第八nmos管的漏极和源极连接，第七pmos管的源极和漏极分别与第九nmos管的漏极和源极连接，第八pmos管的源极和漏极分别与第十nmos管的漏极和源极连接，第七pmos管的源极和第五pmos管的漏极连接，第八pmos管的源极和第六pmos管的漏极连接，第七nmos管的栅极和第八nmos管的栅极连接，第六pmos管的栅极连接第五pmos管的栅极；
5、第五pmos管的源极和第八nmos管的漏极信号输出节点，第七pmos管的漏极和第八pmos管的漏极用于接入不定电平信号，第九nmos管的栅极和第十nmos管的栅极为信号输入节点；
6、第五pmos管的栅极和第八nmos管的栅极通过所述控制单元分别连接所述第二局部位线和所述第一局部位线，所述控制单元用于实现开关控制。
7、第二个方面，在本发明中提供了一种基于6t-sram的多位相乘相加运算电路的控制方法，应用于第一个方面所述的基于6t-sram的多位相乘相加运算电路，所述控制方法包括多位相乘相加运算步骤，所述多位相乘相加运算步骤包括：
8、将第一信号和第二信号分别接入第九nmos管的栅极和第十nmos管的栅极，所述第一信号和所述第二信号分别表征第一2比特数和第二2比特数；
9、通过第五pmos管的源极和第八nmos管的漏极输出多位相乘相加运算的结果信号，所述多位相乘相加运算的结果信号是对第一2比特数和第二2比特数分别与第一1比特权重的乘积结果进行相加得到的；
10、其中，当第一存储节点为高电平、第二存储节点为低电平以及不定电平信号为高电平时，第一1比特权重为+1；当第一存储节点为高电平、第二存储节点为低电平以及不定电平信号为低电平时，第一1比特权重为-1；当第一存储节点为低电平以及第二存储节点为高电平时，第一1比特权重为0。
11、第三个方面，在本发明中提供了一种运算芯片，集成有第一个方面所述的基于6t-sram的多位相乘相加运算电路。
12、第四个方面，在本发明中提供了一种运算模块，封装有第三个方面所述的运算芯片。
13、第五个方面，在本发明中提供了一种电子设备，包括第四个方面所述的运算模块。
14、与相关技术相比，本发明提供的基于6t-sram的多位相乘相加运算电路，将多个存储单元和一个计算单元配置在一块，实现了存内计算，相比于运算电路和存储电路分离的结构，大大提高了运算速度，解决了传统的冯诺伊曼架构中运算电路与存储电路是分离的，进而会限制运算速度的问题。
15、本申请的一个或多个实施例的细节在以下附图和描述中提出，以使本申请的其他特征、目的和优点更加简明易懂。
技术特征：
1.一种基于6t-sram的多位相乘相加运算电路，其特征在于，电路包括多个6t-sram单元、控制单元和计算单元；
2.根据权利要求1所述的基于6t-sram的多位相乘相加运算电路，其特征在于，所述控制单元包括第三pmos管、第四pmos管、第五nmos管和第六nmos管；
3.根据权利要求2所述的基于6t-sram的多位相乘相加运算电路，其特征在于，6t-sram单元包括第一pmos管、第二pmos管、第一nmos管、第二nmos管、第三nmos管和第四nmos管；
4.根据权利要求2所述的基于6t-sram的多位相乘相加运算电路，其特征在于，所述6t-sram单元为八个。
5.一种基于6t-sram的多位相乘相加运算电路的控制方法，其特征在于，应用于权利要求3所述的基于6t-sram的多位相乘相加运算电路，所述控制方法包括多位相乘相加运算步骤，所述多位相乘相加运算步骤包括：
6.根据权利要求5所述的基于6t-sram的多位相乘相加运算电路的控制方法，其特征在于，所述控制方法还包括乘累加运算步骤，所述乘累加运算步骤包括：
7.根据权利要求5所述的基于6t-sram的多位相乘相加运算电路的控制方法，其特征在于，所述控制方法还包括存取步骤，所述存取步骤包括：
8.一种运算芯片，其特征在于，集成有权利要求1-3中任一项所述的基于6t-sram的多位相乘相加运算电路。
9.一种运算模块，其特征在于，封装有权利要求8所述的运算芯片。
10.一种电子设备，其特征在于，包括权利要求9所述的运算模块。
技术总结
本申请涉及一种基于6T‑SRAM的多位相乘相加运算电路及其控制方法，该电路包括多个6T‑SRAM单元、控制单元和计算单元；多个6T‑SRAM单元并联设置且分别采用不同字线控制，多个6T‑SRAM单元的第一端连接同一第一局部位线，多个6T‑SRAM单元的第二端连通同一第二局部位线；计算单元包括第五至第八PMOS管、第七至第十NMOS管；第五PMOS管的源极和第八NMOS管的漏极信号输出节点，第七PMOS管的漏极和第八PMOS管的漏极用于接入不定电平信号，第九NMOS管的栅极和第十NMOS管的栅极为信号输入节点；第五PMOS管的栅极和第八NMOS管的栅极通过控制单元分别连接第二局部位线和第一局部位线，控制单元用于实现开关控制。将存储单元和计算单元配置在一块，实现了存内计算，大大提高了运算速度。
技术研发人员：戴成虎,高梦雅,李鑫,胡薇,彭春雨,卢文娟,赵强,吴秀龙
受保护的技术使用者：安徽大学
技术研发日：
技术公布日：2024/12/5